Цифровая схемотехника часть 4 9785907206175, 9785907206212

Citation preview

В.А. Фролов

ЦИФРОВАЯ СХЕМОТЕХНИКА В четырех частях

Часть 4 Цифровые устройства обработки информации

Рекомендовано Экспертным советом Федерального учебно-методического объединения в системе среднего профессионального образования по укрупненной группе профессий, специальностей (ФУМО СПО по УГПС) 23.00.00 «Техника и технологии наземного транспорта» в качестве учебника для использования в учебном процессе образовательных организаций и учреждений, реализующих программы по специальности 27.02.03 «Автоматика и телемеханика на транспорте (железнодорожном транспорте)». Регистрационный номер экспертного заключения 112 от 17 октября 2019 г.

Москва 2020

УДК 621.38 ББК 32.85 Ф91 Р е ц е н з е н т : преподаватель Орловского филиала Петербургского государственного университета путей сообщения (ПГУПС) А.С. Одиноков

Ф91

Фролов В.А. Цифровая схемотехника: учебник: в 4 ч. — М.: ФГБУ ДПО «Учебно-методиче ский центр по образованию на железнодорожном транспорте», 2020. ISBN 978-5-907206-17-5

Ч. 4.: Цифровые устройства обработки информации. — 517 с. ISBN 978-5-907206-21-2 В четвертой части учебника рассмотрены логические основы цифровой сх схемо емотехники на основе математической модели описания условий функционирования логических схем цифровой схемотехники. Раскрыты логические операции и функциональные логические узлы, выполняющие эти операции. Изложены основные принципы синтеза как основы для построения логических устройств цифровой обработки информации с применением математических методов. В учебнике также описаны типовые устройства обработки цифровой информации — счетчики импульсов, регистры, дешифраторы и шифраторы, преобразователи кодов, мультиплексоры и демультиплексоры, сумматоры, оперативные и постоянные запоминающие устройства, цифро-аналоговые и аналого-цифро вые преобразователи информации. Также отражены принципы построения типовых устройств с применением синтеза. Учебник предназначен для студентов техникумов и колледжей железнодорожного транспорта по специальности «Автоматика и телемеханика на транспорте (железнодорожном транспорте)» и других специальностей, а также может служить пособием для инженерно-технического персонала различных отраслей промышленности и студентов высших технических учебных заведений железнодорожного транспорта и всех лиц, интересующихся современной цифровой схемотехникой.

УДК 621.38 ББК 32.85 ISBN 978-5-907206-21-2 (ч. 4) ISBN 978-5-907206-17-5

© Фролов В.А., 2020 © ФГБУ ДПО «Учебно-методический центр по образованию на железнодорожном транспорте», 2020

Список сокращений

АВМ – аналоговая вычислительная машина АЦП – аналого-цифровой преобразователь ГИП – генератор импульсной последовательности ДДК – двоично-десятичный код ЗМ – запоминающий массив ЗУ – запоминающее устройство ЗЭ – запоминающий элемент ЗЯ – запоминающая ячйка ИМС – интегральная микросхема КС – комбинационная схема КЦС – комбинационная цифровая схема КЦУ – комбинационное цифровое устройство ОЗУ – оперативное запоминающее устройство ОС – обратная связь ОУ – операционный усилитель ПЗУ – постоянное запоминающее устройство ПУ – последовательностное устройство УГО – условное графическое обозначение элемента схемы ЦА – цифровой автомат ЦАП – цифро-аналоговый преобразователь ЦИМС – цифровая интегральная микросхема ЦИС – цифровая интегральная схема ШД – шина данных ШР – разрядная шина ЭВМ – электронная вычислительная машина

Глава 7. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЦИФРОВЫЕ УСТРОЙСТВА – ЦИФРОВЫЕ АВТОМАТЫ

7.1. Общ Общие ие сведен сведения ия Логическое устройство, выходные сигналы которого зависят не только от входных (управляющих), но и от выходных (с выходов устройства) сигналов, запоминаемых устройством до прихода новой совокупности входных воздействий, называют последовательностными схемами или конечными цифровыми автоматами. Таким образом, в последовательностных устройствах или автоматах с памятью, т.е. цифровых автоматах (ЦА), в отличие от комбинационных схем (КС), результат преобразования, т.е. выходные сигналы, зависит не только от текущих значений входных сигналов, но и от значений входных сигналов, поступивших на входы в предшествующие моменты времени. Из этого следу следует ет,, что последовательностное устройство (ПУ) должно, отслеживая последовательность поступления входных сигналов, их сохранять для формирования результата резуль тата на своем выходе, отсюда очевиден и термин «последовательностное», т.е. устройство последовательно отслеживает входные сигналы и сопоставляет их с внутренним состоянием схемы, рассматривая это как резуль результат тат предыдущих действий. В последовательностных устройствах предыстория поступления последовательности входных сигналов обязательно фиксиру фиксируется ется с помощью специальных запоминающих элементов или элементов памяти, поэтому говорят говорят,, что ПУ обладает памятью. Элементы памяти помимо входных и выходных сигналов характеризуются состоянием, которое может изменяться в дискретные моменты времени под воздействием сигналов на его входе. Простейший элемент памяти может принимать одно из двух состояний — логическую единицу или логический нуль. Это состояние 4

может сохраняться сколь угодно долго до тех пор, пока не будет заменено на новое. К цифровым последовательностным устройствам относят триггеры, регистры, счетчики, которые также называются цифровыми автоматами, конечными автоматами или автоматами с памятью. Последовательностные цифровые устройства могут состоять из комбинационного цифрового устройства и запоминающего устройства, представляющего собой совокупность простейших элементов памяти, на которые воздействуют сигналы. В соответствии с этим, можно говорить, что последовательностные устройства для фиксации внутренних состояний схемы содержат элементы памяти, которые также строятся на логических элементах, процесс функционирования которых может быть представлен либо самостоятельной переключательной функцией, или как составляющая сложной логической переключательной функции. Поэтому последовательностные устройства называют автоматами с памятью или полными автоматами, используемыми для построения схем триггерных устройств, регистров, счетчиков, распределителей импульсов и др. Принцип действия последовательностной логической схемы основан на формировании сигнала на выходе схемы, значение которого зависит от совпадений сигналов на входах.

Рис. 7.1. Ст Рис. Струк рук ту турн рна а я схема послед последовательно овательно го устройства и диа грамма входног вход ного о и вы выход ходног ного о си сигг на нал л ов, пояс поясн н яющ яюща а я п ри ринц нци и п р аб абот оты ы ус устт рой ройст ства ва 5

Например, логическое устройство (рис. 7.1) подсчитывает импульсы. В каждый момент времени в счетном устройстве количество информации соответству соответствует ет числу поступивших на вход импульсов. Выходная информация определяется тем, сколько было подсчитано входных сигналов до данного момента времени и с учетом сигнала, поступившего в данный момент времени, т.е. на выходах схемы числовой код соответству соответствует ет количеству сигналов, поступивших не только в текущий момент момент,, но и подсчитанных ранее. Вопросы и задания для самоконтроля 1. Каковы основные особенности последовательностных устройств или автоматов с памятью? 2. Опишите структуру и принцип действия последовательностной логической схемы.

7.2 . Ц ифровы ифровые е т ри ригггер ерн ные схем схемы ы Общие сведения Триггеры, или триггерные логические устройства на цифровых интегральных микросхемах, как и схемы триггеров на дискретных элементах, обладают двумя устойчивыми состояниями, одно из которых соответству соответствует ет логическому нулю, а другое — логической единице. Триггер относится к классу бистабильных устройств, т.к. имеет два (би) состояния, каждое из которых является длительно устойчивым (стабильным). Такие устойчивые состояния триггера называются состояниями устойчивого равновесия. Триггер, как устройство с двумя устойчивыми состояниями, переходит из одного состояния в другое от внешнего воздействия скачкообразно. Скачкообразные свойства работы триггера напоминают «спусковое» «спу сковое» устройство от английского слова «trigger», означающее спусковой спу сковой крючок огнестрельного устройства. В резуль результате тате этого, триггер можно использовать для хранения значения одной логической переменной (или значения одноразрядного двоичного числа), т.е. одного бита информации в двоичной системе счисления. Следу Следует ет подчеркнуть, что триггеры помнят свое состояние до тех пор, пока на них подано напряжение питания, т.е. относятся к оперативной памяти. 6

Триггеры в цифровой схемотехнике относятся к последовательностным функциональным цифровым устройствам, имеющим внутреннюю память, которые можно рассматривать как простейшую разновидность конечных автоматов, т.е. устройство способное выполнять конечный процесс — процесс хранения информации до прихода (поступления) новой информации. Рассматривая триггеры, как цифровое логическое устройство, построенное на логических элементах, необходимо вспомнить основные понятия, полученные в процессе изучения схем триггеров в дискретной схемотехнике. Основное понятие о триггере заключается в том, что триггер — это устройство, имеющее два устойчивых состояния и способное скачком переключаться из одного состояния в другое, при воздействии внешнего управляющего сигнала. Управление процессом переключения триггера, из одного состояния в другое, происходит в том случае, если амплитуда или уровень сигнала управления превышает порог срабатывания. Как известно, в основу построения триггеров в дискретной схемотехнике положены транзисторные ключи, выполняющие инверсию (инверторы), соединенные между собой кольцевой связью. В резуль результате тате этого в схеме возникает положительная ОС. Выходы и входы ключевых схем триггера являются, соответственно, и выходами и входами триггеров. Это обстоятельство указывает на то, что, подавая сигнал управления на вход триггера, происходит контроль сигнала, поступающего с выхода триггера на вход, поскольку выходной сигнал одного транзисторного ключа является входным сигналом другого. Так как контроль состояния триггера осуществляется по уровням сигналов на его выходах, то отсюда можно сделать вывод о том, что управление триггером происходит с контролем его состояния. Управляющий сигнал на входе триггера в совокупности с сигналом ОС (с выхода триггера) производит очередное переключение триггера. В резуль результате тате переключения триггера меняются и сигналы на его выходах, которые определяют состояние триггера. Это состояние хранится (запоминается) до очередного сигнала управления. Анализируя Анализиру я основные понятия о построении триггера в дискретной схемотехнике, можно сделать следующие выводы: 7

– поскольку основой построения триггеров является транзисторный ключ, то для построения триггеров в интегральном исполнении можно применить логический элемент «НЕ», выполняющий инвертирование сигнала; – для возможности ввода управляющего сигнала и сигнала ОС без их взаимного влияния друг на друга можно расширить (увеличить) количество входов в логическом элементе НЕ, применяя логические элементы И или ИЛИ, как развязывающие ключи, т.е. практически использовать логические элементы И-НЕ и ИЛИ-НЕ. Таким образом, за основу построения триггера в интегральном исполнении можно взять базисные логические элементы И-НЕ или ИЛИ-НЕ, которые в комплексном соединении между собой создают логическое устройство — триггер. При рассмотрении логических элементов было также показано, что базисные логические элементы И-НЕ и ИЛИ-НЕ получили наибольшее распространение благодаря тому тому,, что позволяют выполнять разнообразные логические операции на однотипных элементах, с широкой унификацией конструкторских и технологических решений. Из этих рассуждений можно сделать вывод о том, что базисные логические элементы И-НЕ и ИЛИ-НЕ можно рассматривать как укрупненную структуру транзисторного ключа, с необходимыми пассивными и активными элементами, применяемого в дискретной схемотехнике. Следовательно, работа триггера, построенного на логических элементах интегральных микросхем (ИМС), аналогична работе триггера в дискретной схематехнике. Принципиальным отличием можно считать только то, что схемы, построенные на цифровых интегральных схемах (ЦИС), работают по законам булевой алгебры логики, т.е. на основе выполнения логических операций логическими элементами. Анализ работы логических элементов сводится к описанию процессов выполнения логических операций, в зависимости от сигналов на их входах, и наглядно отражается в таблицах истинности функций. Обратимся к таблицам истинности функций, реализу реализуемых емых логическими элементами И-НЕ (табл. 7.1) и ИЛИ-НЕ (табл. 7.2). 8

Таблица 7.1 Таблица истинности функции И-НЕ А

В

С

Описание процесса функционирования

0

0

1

Функция ИЛИ-НЕ на лог лог.. 0 с избытком, т.к. А и В равны лог лог.. 0 ( AB ∧ =C)

0

1

1

Функция ИЛИ-НЕ на лог лог.. 0 по аргументу А ( AB ∧

=C )

1

0

1

Функция ИЛИ-НЕ на лог лог.. 0 по аргументу В ( AB ∧

=C )

1

1

0

Функция И-НЕ на лог лог.. 1, т.к. А и В равны лог лог.. 1 ( AB ∧

=C )

Таблица 7.2 Таблица истинности функции ИЛИ-НЕ А

В

С

Описание процесса функционирования

А

В

С

Функция И-НЕ на лог лог.. 0, т.к. А и В равны лог лог.. 0 ( AB ∨

0

0

1

Функция ИЛИ-НЕ на лог лог.. 1 по аргументу В ( AB ∨

0

1

0

1

0

0

Функция ИЛИ-НЕ на лог лог.. 1 по аргументу А ( AB ∨ =C ) Функция ИЛИ-НЕ на лог лог.. 1 с избытком, т.к. А и В равны лог лог.. 1 ( AB ∨ =C )

=

=

C)

С)

Каждый из этих элементов характеризу характеризуется ется некоторым логическим уровнем (лог лог.. 0 или лог лог.. 1), наличие которого на одном из входов полностью определяет логический уровень на выходе. При таком входном уровне, логический уровень на выходе элемента не зависит больше ни от каких комбинаций логических уровней на других входах этого элемента. Таким логическим уровнем для элемента И-НЕ является уровень лог лог.. 0, а для элемента ИЛИ-НЕ — лог лог.. 1. Действительно, если на одном из входов элемент И-НЕ лог лог.. 0, то на выходе этого элемента возникает лог лог.. 1 независимо от того какие логические уровни на других входах (выполняется логическая операция ИЛИ-НЕ). Уровень лог лог.. 1 на одном из входов элемента ИЛИ-НЕ устанавливает на выходе уровень лог лог.. 0, который не будет зависеть от логических уровней на других входах элемента, т.к. выполняется логическая операция ИЛИ-НЕ. Логический уровень, наличие которого на одном из входов элемента однозначно определяет логический уровень на его выходе 9

независимо от уровня на других входах, называется активным логическим уровнем. Таким образом, активный логический уровень для элементов И-НЕ — лог лог.. 0, а для элементов ИЛИ-НЕ — лог лог.. 1. Так как наличие активного логического уровня на одном из входов элемента определяет уровень на выходе элемента (выходной уровень элемента при этом не зависит от уровней на других входах), можно говорить, что при этом происходит логическое отключение остальных входов элемента. Уровни, обратные активным, называются пассивными логическими уровнями. Пассивным уровнем для элемента И-НЕ является уровень лог лог.. 1, а для элемента ИЛИ-НЕ — лог лог.. 0. При пассивном логическом уровне на одном из входов элемента, уровень на выходе элемента определяется логическими уровнями на других его входах. Применение понятий активного и пассивного уровней позволяет логически анализировать функционирование триггеров, особенно процесс управления триггерами, построенных на логических элементах И-НЕ и ИЛИ-НЕ. При выполнении триггерных схем на основе стандартных логических элементов, процесс проектирования триггеров сводится к разработке схемных соединений логических элементов и организации цепей управления. Большое число комбинаций возможных внешних соединений привело к появлению значительного количества триггерных устройств, свойства которых существенно различаются. 7.2.1. Классификация триггеров Классификационные признаки триггеров, которые построены в интегральной схемотехнике, во многом повторяют классификационные признаки триггеров в дискретной схемотехнике. Из этого следует следу ет,, что, рассматривая классификационные признаки триггеров на ИМС, необходимо сопоставлять их с классификационными признаками триггеров в дискретной схемотехнике. Классификация триггеров на ИМС производится по нескольким признакам: по способу записи и управления информацией, организации логических связей и др. По способу записи информации (изменения состояния) различают асинхронные и синхронные триггеры. 10

Асинхронные (несинхронизиру несинхронизируемые) емые) триггеры изменяют свое состояние непосредственно при подаче сигнала на информационный вход (входы) триггера. Синхронные (синхронизиру синхронизируемые, емые, тактиру тактируемые) емые) триггеры кроме информационных входов имеют один или несколько входов синхронизации или, что то же самое, тактовые входы. Изменение состояния триггера, при наличии сигналов на информационных входах, может произойти только в момент подачи сигнала на вход (входы) синхронизации (тактовые). Синхронные и асинхронные триггеры также могут иметь дополнительные входы разрешения управления, т.е. управляющий или разрешающий входы, которые также влияют на процесс управления триггером. По способу управления информацией различают триггеры со статическим и динамическим или одноступенчатым и многоступенчатым управлением. Статическое управление переключением триггеров происходит при подаче на информационные входы сигнала определенного уровня (потенциала). Динамическое управление переключением триггеров происходит при изменении уровня сигнала на информационных входах (перепад от одного логического уровня потенциала до другого). Одноступенчатое управление триггеров предусматривает в своем понятии то, что подача сигнала на информационные входы создает непосредственное срабатывание триггеров (запоминание информации), т.к. в состав схемы входит одна ступень (схемное решение) триггера. Двухступенчатое управление триггеров осуществляется на два этапа (ступени) — предварительное и окончательное, т.к. в состав схемы входят две ступени (схемные решения) триггера, соединенные между собой последовательно. Однотактные синхронные триггеры подразделяются на триггеры со статическим входом синхронизации и триггеры с динамическим входом синхронизации. Количество ступеней триггера может быть и более двух. Особенности их построения будут рассмотрены далее. 11

Рассмотренные триггеры по способу управления по информационным входам могут быть как синхронные, так асинхронные. Синхронные одноступенчатые триггеры называют однотактными, т.е. работающие на один сигнал (такт) синхронизации, а двухступенчатые — двухтактными. Однотактные синхронные триггеры подразделяются на триггеры со статическим входом синхронизации и триггеры с динамическим входом синхронизации. В однотактных синхронных триггерах со статическим входом синхронизации запись информации осуществляется потенциалом по входу синхронизации, а в триггерах с динамическим входом синхронизации — импульсом по входу синхронизации. При записи информации в триггерах с динамическим входом синхронизации при отсутствии сигнала синхронизации происходит предварительная запись в триггер в соответствии с сигналом на информационных входах, а по фронту импульса (переднему или заднему) происходит окончательная запись информации в триггер. Двухтактные триггеры (двухступенчатые) управляются по входам синхронизации импульсами, а однотактные триггеры (одноступенчатые) — потенциалами. По виду входов управления различают триггеры с прямыми входами и с инверсными входами управления: – триггеры с прямыми входами управления, управление которыми осуществляется единичными потенциалами или импульсами (прямыми сигналами); – триггеры с инверсными входами управления, управление которыми осуществляется нулевыми потенциалами или импульсами (инверсными сигналами). По способу организации логических связей, определяющих особенности функционирования, различают триггеры RS-, D-, T-, JK-типа и т.д. Функциональные обозначения триггеров определяются названием (обозначением) входов и видом логического управления, описывающего его функционирование при подаче электрических сигналов. 12

Входы триггера подразделяются на информационные и вспомогательные (управляющие). Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требу требуемое емое состояние и синхронизации. Вспомогательные входы могут использоваться и в качестве информационных. Число входов триггера зависит от его структуры и назначения. Информационные входы триггера обозначаются буквами S, R, J, К, D, Т, а управляющие входы – С и V. Обозначение входов присвоено, исходя из состояний, в которые устанавливается триггер при подаче управляющих сигналов, или условия, определяющего срабатывание триггера. При этом используются следующие обозначения: R — (от англ. Reset — сброс) — раздельный информационный вход установки триггера в нулевое состояние (0), установочный вход; S — (от англ. Set — установка) — раздельный информационный вход установки триггера в единичное состояние (1), установочный вход; K — (от англ. Kill — внезапное отключение) — информационный, универсальный, раздельный вход установки триггера в состояние 0; J — (от англ. Jeck — внезапное включение) — информационный, универсальный, раздельный вход установки триггера в состояние 1. В описании входов S, R, K и J примененные понятия означают: – отключение, т.е. установка триггера в нулевое состояние; – включение, т.е. установка триггера в единичное состояние; – информационный, универсальный, раздельный вход, т.е. вход, определяющий состояние триггера, независимо от сигнала на другом (противоположном) информационном, раздельном, универсальном входе, и действующий раздельно от него, т.е. вход, управление, по которому исключает неопределенное состояние триггера; если раздельный вход не универсальный, то управление по нему может привести к неопределенному состоянию триггера, что характерно для входов R и S; – установочный вход, т.е. вход, по которому возможна установка триггера в определенное состояние, при условии, что сигнал 13

управления на противоположном установочном входе имеет другой логический уровень, например, по входу R управление осуществляется нулем, тогда по входу S сигнал должен иметь единичный уровень, и наоборот наоборот.. D — (от англ. Delay — задержка) — информационный вход установки триггера в состояние, соответствующее логическому уровню на этом входе, т.е. как бы задерживает (удерживает) триггер в состоянии равном уровню входного сигнала по информационному входу D в цифровом значении, например, входной сигнал по входу D лог лог..1, и триггер устанавливается в единичное состояние; понятие «задержка» также означает то, что триггер будет сохранять свое состояние до изменения уровня сигнала на информационном входе D; Т — (от англ. Toggle — релаксатор, кувыркаться, переключаться) — счетный вход триггера, при подаче каждого сигнала управления на этот вход триггер изменяет свое состояние; С — (от англ. Clock — синхронизирующий) — управляющий, исполнительный (синхронизующий) вход разрешения записи информации в триггер; V — (от англ. Valve — клапан, вентиль) — разрешающий, управляющий вход. В зависимости от входов, использу используемых емых для управления триггером, триггеры подразделяются по типам, т.е. функциональным признакам, определяющим вид логического управления. RS-триггеры, триггеры с раздельным запу запуском ском имеют следующие разновидности: – RS-триггеры с прямыми входами, управляемые единичными сигналами; – RS-триггеры с инверсными входами, управляемые нулевыми сигналами; – RS и RS-синхронные и асинхронные; – RS и RS-одноступенчатые и двухступенчатые. JK-триггеры, универсальные, двухступенчатые, синхронные триггеры; Т – триггеры, триггеры со счетными входами, могут быть как одно ступенчатые, так и многоступенчатые, синхронные и асинхронные; – TV-триггер со счетными входами при наличии входа разрешения (синхронизации); 14

D-триггеры, триггеры с информационным входом установки в нулевое и единичное состояние: – D-триггер, с прямым информационным входом установки в единичное состояние сигналом «1», а в нулевое состояние сигналом «0»; – D -триггер, с инверсным информационным входом установки в единичное состояние сигналом «0», а в нулевое состояние сигналом «1»; – DV ( D V) – синхронные триггеры задержки со входом синхронизации С, или разрешения V (или Е). Триггеры на интегральных микросхемах, так же как и схемы триггеров на дискретных элементах, имеют два выхода. Один из выходов триггера называется прямым (единичный в дискретной схемотехнике) и обозначается буквой Q, другой инверсный (нулевой в дискретной схемотехнике) и обозначается — Q. Состояние триггера отождествляется с уровнем сигнала на прямом (Q) выходе: единичное состояние — высокий уровень (лог лог.. 1) и нулевое состояние — низкий уровень (лог лог.. 0). Возможно отождествление состояния триггера и по сигналу на инверсном выходе. В этом случае состояние триггера не тождественно (не равно) уровню сигнала на инверсном выходе, а противоположно. При нулевом уровне сигнала на выходе Q триггер находится в единичном состоянии, а приQ =1 — в нулевом состоянии. Основными параметрами триггеров в ИМС являются: tм — минимальная длительность входного сигнала; tз — время задержки переключения триггера; tраз — разрешающее время триггера; сумма tм, tз и tраз — определяет быстродействие триггера; nt — нагрузочная способность; входу.. mt — коэффициент объединения по входу 7.2.2. условное графическое обозначение триггеров в интегральном исполнении Триггер на ИМС обозначается в виде прямоугольника, имею щего основное (центральное) и дополнительные (боковые) поля (рис. 7.2). Рекоменду Рекомендуемое емое соотношение сторон прямоугольника 1:2. Ширина основного поля в два раза больше дополнительного поля. 15

Р ис. 7.2. При Приме меры ры ус условн ловны ы х о бо бозн значен ачени и й т ри ригг ге гер р ов: а — п ря рямоу моуго гол л ьн ьни ик с п ол оля я м и и под подпо пол л я м и; б — у п ра рав в лен ление ие ло логг. 0; в — у п р а в лен ление ие лог. 1; г — т р и г г еры, с ра раба батт ы ва ваю ю щ ие по п ер ерепа епад д у с 1/0; д — т ри ригг г еры, сраб ср абат аты ы в а ющ ющие ие по пе переп репа а д у с 0/1

В контуре основного поля имеется буква Т или буквы ТТ ТТ,, если триг гер двухступенчатый. В нижней части основного поля указывается номер интегральной микросхемы (ИМС), как модуля, и номер схемы в составе ИМС, которые разделены точкой. Например, записи D1.2: D – обозначение ИМС, как модуля, первая цифра, в данном примере это цифра 1, указывает номер этого модуля, т.е. ИМС, а вторая цифра, записанная после номера ИМС, в данном примере это цифра 2, указывает номер схемы в составе ИМС, т.к. количество однотипных схем в составе одной ИМС может быть несколько. Вну три дополнительных полей записываются буквы, характеризующие входы и выходы, от которых показываются выводы (провода). Входы триггеров показывают в левом дополнительном поле прямоугольника. Причем, если триггер управляется инверсным сигналом (лог лог..0), то у соответствующего входа имеется метка «○» (кружок), а над буквой ставится знак инверсии, например,R . При наличии нескольких входов одного назначения допу допускается скается добавлять к букве цифры, например, C1, C2, J1, J2 и т.д. Если переключение триггера осуществляется только под воздействием импульса, т.е. под воздействием переднего фронта или задне16

го фронта (среза) импульса (динамическое управление), то соответствующие входы обозначаются равносторонним треугольником или косой чертой (, /, \). Треугольник, повернутый вершиной внутрь дополнительного поля прямоугольника, а косая черта, имеющая наклон 450 также в сторону поля прямоугольника, указывают на то, что триггер срабатывает по перепаду с нуля на единицу (0/1). Такой динамический вход называется прямым. Если переключение триггера происходит по перепаду с единицы на ноль (1/0), то направление вершины треугольника изменяется на противоположное, т.е. треугольник повернут вершиной из прямоугольника, в этом случае косая черта имеет наклон из поля прямоугольника (см. рис. 7.2). Такой динамический вход называется инверсным. Выходы триггеров показывают в правом дополнительном поле прямоугольника, при этом инверсный вход обозначается кружком (знак инверсии), это указывает на то, что сигнал на этом выходе противоположен сигналу на прямом выходе. Входы и выходы триггера, выполненные не с одних и тех же логических элементов в функциональной схеме триггера, отделяются чертой в дополнительных полях, разделяя дополнительные поля на подполя. Примеры условного обозначения триггеров, выполненных на ИМС, приведены на рис. 7.2. 7.2.3. Принцип построения схем триггеров на ИМС Рассмотрим принципы построения, схемотехнические решения и свойства триггеров, наиболее распространенных и используемых при построении более сложных логических схем. Принцип построения триггеров, как цифровых автоматов с двумя устойчивыми состояниями, основан на синтезе логического устройства, т.е. проектирование схемы, реализующей заданный закон ее функционирования. Процессы функционирования триггеров зависят от классификационных признаков триггеров, т.е. их типов, и при проектировании методом синтеза могут быть заданы: словесным описанием (в виде высказывания), таблицей переходов триггеров, т.е. таблицей информационных значений входных сигналов, внутренних состояний и выходных сигналов, характеристическими уравнениями – логическими функциями, в виде графов – графическим представлением 17

процесса. В высказывании, как одной из форм описания процесса функционирования триггера (логического устройства), указываются: – классификация триггеров по способу организации логических связей, определяющая название (обозначение) информационных входов (например, RS-триггер, имеющий информационные входы R и S и т.д.); – классификация триггеров по способу управления информацией, что определяет вид сигнала управления — потенциал или импульс и количество ступеней в схеме триггера — одноступенчатые (однотактные) или двухступенчатые (двухтактные); – классификация триггеров по способу записи информации — синхронные или асинхронные, определяющая наличие синхронизирующего входа (C), а также наличие разрешающего входа V; – активный логический уровень управления (лог лог.. 0 или лог лог.. 1) триггером, определяющим тип логических элементов для построения схемы триггера — И-НЕ или ИЛИ-НЕ; – запрещенная комбинация управления триггеров, когда одновременное управление по отдельным информационным входам приводит к неопределенному состоянию триггера, т.е. к одинаковым уровням сигналов на выходах триггера. На основе составленного высказывания можно составить таблицу переходов (срабатывания) триггера, отражая закон его функционирования. Таблица переходов триггера аналогична ранее рассмотренным таблицам истинности логических элементов. На основе высказывания определяются входы управления, которые являются аргументами функции, описывающей работу триггера в таблице переходов. Аргументом является и состояние триггера, предшествующее моменту управления триггером и определяемое по уровню сигнала (лог лог.. 1 или лог лог.. 0) на прямом выходе (Q), т.к. управление триггером зависит от его исходного состояния. Эта зависимость возникает из-за особенностей построения триггера, как последовательной схемы или конечного автомата, предназначенного для хранения информации. В таких схемах необходима глубокая ПОС с петлевым коэффициентом усиления Кb>1. Если активным уровнем управления является лог лог.. 1, то в таблице переходов сигнал обозначается 1, а буквенное обозначение без знака 18

инверсии (например, R= R=1), 1), а пассивный уровень (лог лог.. 0) обозначается 0 (например, R= R=0). 0). Если активным уровнем управления является лог лог.. 0, то в таблице переходов сигнал обозначается 0, а буквенное обозначение со знаком инверсии (например, R =1), а пассивный уровень (лог лог.. 1) обозначается 0 (например,R =0). Результат Резуль тат действия аргументов в процессе функционирования триггера в таблице переходов является функцией. Функция определяет состояние триггера после времени (t) действия сигналов управления и определяется по уровню сигнала на прямом выходе триггера (лог лог.. 1 или лог лог.. 0). Состояние выхода, соответствующее моменту времени t, можно обозначить Qt , в отличии от состояния, предшествующего времени управления Q. Состояние триггера в таблица истинности (таблице перехода) триггера обозна-чается 1 или 0 по сигналу на прямом выходе. Неопределенное состояние триггера, после воздействия сигналов управления (функция Qt ) обозначается «×» – крестик (иногда «*» – звездочка). В таблице переходов, также как и в таблице истинности, возможны дополнительные графы «Описание процессов функционирования (переходов)». В этой графе производится описание состояния триггера и запись функции перехода. Триггер имеет следующие процессы функционирования: – хранения нуля (0), нулевого состояния, т.е. отсутствие управления; – установка (запись единицы) единицы (1), единичного состояния при переходе из нулевого состояния; – подтверждение 0, т.е. управление без изменения состояния; – неопределенное состояние при переходе от нулевого состояния в единичное состояние; – хранение единицы (1), единичного состояния, т. е. отсутствие управления; – подтверждение единицы, т. е. управление без изменения состояния; – установка (сброс в нулевое состояние) нуля (0), нулевого состояния при переходе из единичного состояния; 19

– неопределенное состояние при переходе от единичного состояния в нулевое состояние. По таблице переходов триггера производится дальнейший синтез, на основании правил изложенных при рассмотрении вопроса «Синтез логических устройств». По функциональной записи, полученной в результате синтеза, записываются характеристические уравнение триггера, которые показывают закон функционирования триггера, и определяется запрещенная комбинация процесса функционирования. По характеристическому уравнению определяются логические элементы, необходимые для построения триггера, и способы организации логических связей между логическими элементами. 7.2.4. Одноступенчатые (однотактные) триггеры Асинхронные RS-триггеры Рассмотрим построение триггера, применяя синтез, и для этого составляем высказывание, определяющее процесс функционарования триггера: «Построить асинхронный, одноступенчатый RSтриггер с активным единичным логическим уровнем управления (лог лог.. 1) 1)». ». Проанализиру Проанализируем ем высказывание для выявления аргументов и функций. Аргументами являются раздельные информационные входы R и S с активным логическим единичным уровнем управления (лог лог.. 1) и начальное состояние, определяемое по уровню сигнала на прямом выходе (Q), которое обозначаем буквой Q. Функцией является резуль результат тат процесса функционирования триггера, т.е. новое состояние триггера через определенное время срабатывания триггера, которое также определяется по уровню сигнала на прямом выходе. Поскольку новое состояние триггера устанавливается через определенное время после управления, то обозначаем Qt , т.е. с индексом времени t. Все возможные варианты процесса функционирования триггера представлены в таблице переходов (табл. 7.3), определяемые для функции Q t по прямому выходу триггера (Q), а для функцииQt – по инверсному выходу триггера Q ( ). Результатом Резуль татом процесса функционирования является уровень логического сигнала по прямому выходу (Q), который соответству соответствует ет со20

Таблица 7.3 Таблица истинности (переходов) асинхронного одноступенчатого RS-триггера Q R S Qt Qt Описание процессов функционирования (перехода) триггера 0

0

0

0

1 хранение нуля

0

1

0

0

1 подтверждение нуля

0

0

1

1

0 (запись) установка 1

1

1

1 × × неопределенное состояние при переходе от 1 ← 0

1

0

0

1

0 хранение единицы

1

0

1

1

0 подтверждение единицы

1

1

0

0

1 (сброс) установка 0

0

1

1 × × неопределенное состояние при переходе от 0 → 1

стоянию триггера (Q = Qt), или уровень сигнала по инверсному выходу ( Q ), который соответству соответствует ет противоположному состоянию триггера, по сравнению с уровнем сигнала на инверсном выходе ( Qt ). Q= По таблице переходов можно сделать функциональную запись в виде функции СДНФ и СКНФ, отражающую процесс функционирования данного триггера. Особое внимание необходимо обратить на строки, где значение функции неопределенно, т.е. неизвестно состояние триггера, и наборы рассматриваются как условные. Поскольку есть неопределенные элементарные функции, то такие элементарные функции необходимо доопределить услвно до какого-то определенного значения. Сделать это необходимо дважды. При записи функции СДНФ СДНФ1 1 (первый раз) необходимо доопределить неопределенные элементарные функции, например, как ложные, и включить их в качестве макстермов в функцию вида СКНФ1, СКНФ 1, записанную первый раз. При повторной записи функции вида СДНФ неопределенные элементарные функции доопределяются, в данном примере как истинные, и включаются в качестве минтермов в функцию вида СДНФ2, СДНФ 2, а функцию вида СКНФ СКНФ2 2 записать только для оставшихся вариантов Qt , в качестве макстерм, где функция tQимеет ложное значение. 21

При проверке количества элементарных функций в СДНФ СДНФ1 1 и СКНФ СКНФ1 1 их количество должно быть равно количеству элементарных функций СДНФ СДНФ2 2 и СКНФ СКНФ2 2 и общему числу элементарных функций — вариантов (Qt ) в таблице переходов. Также количество минтермов в СДНФ СДНФ1 1 должно быть равно количеству макстермов в СКНФ СКНФ2 2 и количество макстермов в СКНФ СКНФ1 1— равно количеству минтермов в СДНФ СДНФ2. 2. Функции, отражающие процесс функционирования — перехода, рассматриваемого триггера по прямому выходу имеют вид: QtС ДНФ ∨ RS∨ QR QRS; S; ДНФ1 1 = QRSQ QQ t СДНФ2 =

RS∨ QR QRSQ SQ ∨∨ RS QRS∨ QR QRS; S;

Qt СКНФ1 == ((QR ∨ ∨∧ S)

QR ∨∨ S) ∧∨ (Q RS∨∧ )( QR∨∨ S) ()∧∨ QR

QQ ∨ )∧ ∧∨(Q RS ∨∧ )( QR ∨∨ t СКНФ2 = ( ∨ RS

S∨;

S).. S)

По записанным функциям можно произвести дальнейший синтез логического устройства и получить четыре характеристических уравнения, по которым строятся схемы триггера, заданного в высказывании. Дальнейшее преобразование покажем на примере функции QtСДНФ tСДНФ1 1 . Составим карту Карно (рис. 7.3) для графической минимизации функции QQ RS∨ QR QRSQ SQ ∨ RS. t СДНФ1 = Минимизируя Минимизиру я переключательную функцию Qt СДНФ СДНФ1 1 , получим функцию QR ∨ S вида ДНФ, которая отражает закон функQR t ДНФ ДНФ1 1 = ционирования заданного RS-триггера и называется характеристическим уравнением триггера. Использу Используя я закон двойственности (правило де Моргана) и правило двойного отрицания, преобразу преобразуем ем функцию QtДНФ tДНФ1 1 в базис ИЛИ-НЕ.

Р ис. 7.3. М и н и м и зи зир р у ю ща щая я к а р т а К арно д л я од однос ностт у пен пенчат чатог ого о а си син н хр хрон онн н ог ого о R SS-тт ри ригг ггера ера по п ря рям м ом омуу вы выход ходуу д л я фу фун н к ци ции иQ t СДНФ СДНФ1 1 22

Рис. 7.4. Однос ту пенчатый ас Рис асинхронный инхронный RS RS-- тр триггер иггер с прямыми вх вхо одами : а — фу фун н к цио циона нал л ьна ьная я схем схема а в б а зисе И ЛИЛИ-НЕ; НЕ; б — условное г рафи рафическо ческое е обозначен об означен ие

QR t ДНФ ДНФ1 1 =

QR ∨ S(= RQ∨ RS RS))= R∧ (Q∨ S)= R( ∧∨QS )= = R( ∨ QS ∨ =) R ∨∨(Q S)= Q t ИЛИНЕ

.

Полученная функция видаQR ∨ (Q ∨S) позволяет построt ИЛИНЕ = ить функциональную схему триггера на базисных логических элементах ИЛИ-НЕ (рис. 7.4 а). Логическая структура триггера, представленная на рис. 7.4 а, показывает взаимосвязь выхода каждого ло ло-гического элемента с одним из входов другого логического элемента. Такое соединение элементов обеспечивает ПОС в схеме, что обеспечивает два устойчивых состояния триггера, в чем легко убедиться. Пусть Пу сть на выходах R и S действуют пассивные для элементов ИЛИ-НЕ уровни лог лог.. 0, которые не влияют на состояние сигнала на выходах логических элементов ИЛИ-НЕ, а соответственно и на состояние триггера. В нулевом состоянии триггера на логическом элементе с выходом Q нулевой сигнал, который подается на вход элемента с выходомQ . Таким образом, на обоих входах логического элемента с выходомQ действуют уровни лог лог..0, а на выход Q единица (Q =1). С выхода Q лог лог..1 поступает на вход элемента с выходом Q, что обеспечивает на его выходе ноль (Q= Q=0). 0). Это есть устойчивое состояние триггера. Аналогично можно рассмотреть при единичном состоянии триггера и действие пассивных уровней сигналов на выходах R и S. В этом случае на обоих входах элемента с выходом Q будут действо23

вать уровни лог лог.. 0, что обеспечивает на выходе этого элемента уровень лог лог.. 1. С выхода Q= Q=1 1 единица подается на элемент с выходом Q, обеспечивая на выходе сигнал лог лог.. 0Q(=0). Все рассуждения основываются на основе таблицы истинности, описывающей процесс функционирования логического элемента ИЛИ-НЕ ( 10 ∨ = 00и ∧01= ). Переключение триггера из одного устойчивого состояния в другое происходит при подаче активных уровней сигналов на входы. Поскольку активным уровнем для логических элементов ИЛИ-НЕ является лог лог.. 1, такой триггер называют RS-триггер с прямыми входами (прямым управлением). При R= R=1 1 на выходе элемента с выходом Q устанавливается лог лог.. 0 (Q= Q=0), 0), и при S= S=0 0 на выходе Q логического элемента устанавливается лог лог.. 1Q (=1). Таким образом, триггер устанавливается в нулевое состояние (запись 0). Если триггер до подачи сигнала R= R=1 1 находился в нулевом состоянии, то его состояние не изменится, произойдет подтверждение нулевого состояния. Аналогично можно рассмотреть переключение триггера в единичное состояние, при воздействии сигнала активного уровня (лог лог.. 1) для элемента ИЛИ-НЕ по входу S= S=1 1 и сигнала пассивного уровня по входу R= R=0. 0. Таким образом, переключение триггера из одного состояния в другое происходит по активному уровню на соответствующем информационном входе и при отсутствии активного уровня сигнала на противоположном информационном входе. При этом происходит последовательное переключение каждого логического элемента. В связи с этим общее время переключения триггера равно удвоенному среднему времени задержки распространения сигнала в логическом элементе (т.к. два логических элемента):ПЕР t =2t И-НЕ , где tИ-НЕ — время задержки сигнала при его проходе через элемент ИЛИНЕ от входа до выхода. Очевидно, чем меньше ПЕР t , тем больше число переключений триггера можно произвести в единицу времени, а следовательно, повышается частота переключений, или, иначе говоря, быстродействие триггера. Комбинация R= R=1, 1, S= S=1 1 для RS-триггера противоречива: с одной стороны, она требу требует ет установки (сброса) в нулевое состояние (R= R=1), 1), а с другой — установки (записи единицы) в единичное состояние (S= S=1). 1). 24

Эта комбинация называется запрещенной, т.к. вызывает выполнение по каждому элементу логической операции ИЛИ-НЕ и на выходах Q=0, 0, что не соответству соответствует ет логике работы триггера с взаимоQ =0 и Q= инверсными выходами. Если же после комбинации S=R= S=R=1 1 поступят сигналы пассивного уровня S=R= S=R=0, 0, то состояние триггеров так же может оказаться неопределенным из-за случайных причин, связанных с задержкой срабатывания логических элементов. Учитывая разброс параметров в двух логических элементах, триггер недолго остается в неопределенном состоянии. За счет логического элемента, быстродействие которого вызывает появление единицы на его выходе, на входе другого элемента (медленнодействующего элемента) по цепи обратной связи поступает эта единица, образу образуя я на его выходе сигнал логического нуля. Таким образом, триггер устанавливается случайно в одно из состояний — нулевое или единичное. Состояние, в которое устанавливается триггер, в этом случае предсказать невозможно, либо состояние 0, либо состояние 1. Поэтому комбинация R=S= R=S=0, 0, следующая за комбинацией R=S= R=S=1, 1, приводит к непредсказу непредсказуемому емому неопределенному состоянию триггера. Вследствие этого, комбинации, следующие в такой последовательности, запрещены. Подтверждение запрещенной комбинации R=S= R=S=1 1 можно доказать аналитически. Проведем решение полученного характеристического уравнения, описывающего закон функционирования RSтриггера по прямому выходу QR ∨ (Q∨S) для комбинации t ИЛИНЕ = R=S=1, R=S= 1, подставляя в него значения R и S, и получим: . Аналогично необходимо провести решение характеристического уравнения RS-триггера по инверсному выходу выходу.. Для этого необходимо записать функцию, отражающую процесс функционирования триггера по инверсному (Q ) выходу и произвести минимизацию t функции. Для доказательства подтверждения запрещенной комбинации достаточно записать одну функциюQt СДНФ1 по инверсному выходу,, аналогичную функции Qt СДНФ1 по прямому выходу выходу выходу,, которая имеет вид:QQ RS∨ QR QRSQ SQ ∨ RS, и минимизировать ее графичеt СДНФ1 = ским методом с помощью карт Карно (рис. 7.5). QR ∨ (Q∨S) = 1( ∨∨Q) 11 = 11 ∨ = ∨ 00 = t ИЛИНЕ =

25

Р ис. 7.5. Ми Мин н и м изи изиру рую ю ща щая я ка кар р та К арно д л я одн однос остт у пен пенч ч ат атог ого о а си син н хр хрон онног ного о R S-т S-тр р иг иггг ер ера а п о и н ве версно рсном м у вы выхо ход ду

Минимизируя переключательную функцию Qt СДНФ Минимизируя СДНФ1 1 , получим функцию QR преобразуем ем в функцию в базисе ∨ Q, которую преобразу SS t ДНФ ДНФ1 1 = ИЛИ-НЕ. QR t ДНФ ДНФ1 1 =

SS ∨ QR = () SS ∨ QS = ∧ ()()RQ ∨ = ∧∨ SR

Q=

= SR ∨()()∨ QS = ∨∨ RQ = Q t ИЛИНЕ .

Проведем решение полученного характеристического уравнения в базисе ИЛИ-НЕ, описывающего закон функционирования RSтриггера по инверсному входу для комбинации R=S= R=S=1, 1, подставляя в него значения R и S, и получим: QS ∨ t ИЛИНЕ = ∨()RQ

= 1Q ∨∨ ()11

= 11 ∨ = ∨ 00 = .

Из решений характеристических уравнений RS-триггера по выходам Qt и Qt (прямому и инверсному выходам) видно, что при действии активных уровней сигналов (лог лог.. 1) по выходам R и S значения сигналов на обоих выходах RS-триггера равны, что не соответству соответствует ет логике работы триггера с взаимоинверсными выходами. Это подтверждает то, что комбинация R=S= R=S=1 1 для триггера на логических элементах ИЛИ-НЕ является запрещенной. На рис. 7.4 б показано условное графическое обозначение RSтриггера с прямыми выходами. Если провести процесс минимизации функции с значениями функций на условных наборах, равных 0,QQ RS∨ QR QRSQ SQ ∨∨ RS QRS∨ QR QRS S t СДНФ2 = , то можно получить функцию, которая позволит поRS∨ QR QRSQ SQ ∨∨ RS QRS∨ QR QRS S НФ2 = строить RS-триггер на элементах И-НЕ. 26

Минимизируя функцию Qt СДНФ2 по карте Карно (рис. 7.6) полуМинимизируя чим закон функционирования RS-триггера, QS , котоt ДНФ ДНФ2 2 = ∨ QR рую преобразовываем в базисную функцию И-НЕ: QS ∨ RS = ∧ QR= Qt ИНЕ. t ДНФ ДНФ2 2 = ∨ QR = SQ

На основании полученной функции QS строим функt ИНЕ = ∧ QR циональную схему RS-триггера в базисе И-НЕ (рис. 7.7). Отличие схемы RS-триггера на логических элементах И-НЕ от схемы RS-триггера на логических элементах ИЛИ-НЕ лишь в том, что для логических элементов И-НЕ активным логическим уровнем на входах является лог лог.. 0, а пассивным — лог лог.. 1. В связи с этим, такой триггер называют RS-триггер с инверсными входами (инверсным управлением). При воздействии на входS лог лог.. 0 (S =0) на выходе Q устанавливается сигнал лог лог.. 1, который передается на вход другого логического

Р ис. 7.6. М и н и м и зи зиру рующ юща а я к а р т а К а рно д л я од одно носс т у пен пенч ч ат атог ого о аси асин н х р он онног ного о R SS-тт ри ригг г е ра по п р я мом момуу вы выход ходуу д л я фу фун нкции Q t С ДНФ ДНФ2 2

Рисс. 7.7. Одн Ри дноступе оступе нчатый ас асин ин хро хронный нный RSRS-тригге тригге р с инвер сными вх вход одами ами:: а — фу фун н к ц ион иона а л ьн ьна а я схем схема а в б а зис зисе е И-НЕ; б — ус условно ловное е г р афи афиче ческое ское обозначен об означение ие 27

R лог элемента и при воздействии по входу лог.. 1 (пассивный уровень) на выходеQ устанавливается сигнал лог лог.. 0. Анализируя Анализиру я процесс работы схемы по логическим операциям, можно сказать, что при S=0 на элементе с выходом Q выполняется логическая операция ИЛИ-НЕ на нулях, а на элементе с выходом Q выполняется логическая операция И-НЕ на единицах (совокупность единиц по входуR =1 c выхода Q =1). Таким образом, триггер устанавливается в единичное состояние. При комбинации S=1 и R =0 триггер устанавливается в нулевое состояние (сброс, установка 0). КомбинацияSR== 1 не изменит состояния триггера и его состояние будет таким же, какое было до воздействия пассивных уровней сигналов на входы. Запрещенной комбинацией управляющих сигналов, приводящей к неопределенному состоянию RS-триггера на элементах И-НЕ, является RS== 0 . Практическим доказательством этому может служить рассуждение о логических операциях на элементах И-НЕ при подаче лог лог.. 0 по входамR и S на логические элементы. В этом случае логические элементы И-НЕ выполняют логические операции ИЛИНЕ на нулях и по выходамQ и Q устанавливаются лог лог.. 1 — неопределенное состояние триггера. Запрещенную комбинацию RS== 0 можно также доказать, аналогично доказательству для триггера с прямыми входами. Условное графическое обозначение RS-триггера с инверсными входами показано на рис. 7.7. Аналогично можно рассмотреть и функцииQt СКНФ1t и Q СКНФ для СКНФ2 2 построения триггеров RS-типа. Асинхронные RS-триггеры находят ограниченное применение в качестве самостоятельных устройств. Однако они входят составной частью (основной) в схемах более сложных триггеров. Схему асинхронного RS-триггера также называют «бистабильная ячейка памяти» с раздельными R и S входами. Бистабильная означает означает,, что триггер имеет два стабильных состояния. Количество информационных входов в RS-триггере может быть увеличено за счет расширения количества входов логических элементов И-НЕ и ИЛИ-НЕ, но наибольшее распространение получили одновходовые и двухвходовые RS-триггеры. Действия актив28

Р ис. 7. 8. Условно словное е г р афи афиче ческое ское обо обозначен значение ие аси асин н х рон ронног ного о д ву вухх входов входового ого RS-тригге RSтригге ра с пр прямыми ямыми вх вхо одами

ного уровня сигнала достаточно только для одного из входов, а при управлении пассивным уровнем необходимым условием является наличие пассивного уровня на всех информационных входах (R и S). Условное графическое обозначение RS-триггера с несколькими информацион-ными входами R и S показано на примере двухвходового RS-триггера на рис. 7.8. Принцип построения асинхронного одноступенчатого RSтриггера можно рассмотреть и несколько иначе, если предъявить дополнительные требования в процесс функционирования триггера, при заполнении таблицы истинности. При рассмотрении процесса функционирования триггера в таблице переходов (см. табл. 7.3) были отмечены неопределенные состояния триггера при S=R= S=R=1. 1. В качестве дополнительного требования о процессе функционирования RS-триггера с активным единичным логическим уровнем управления (лог лог.. 1), т.е. на логических элементах ИЛИ-НЕ, попробуем исключить неопределенную ситуацию (неопределенное состояние) триггера при S=R= S=R=1, 1, которая была задана при первоначальном рассмотрении в таблице переходов (см. табл. 7.3). Составим таблицу переходов триггера (табл. 7.4), аналогичную табл. 7.3, в которой при комбинации S=R= S=R=1 1 допу допустим, стим, что триггер будет сохранять свое состояние, предшествующее поступлению указанного соотношения сигналов на информационных входах S=R= S=R=1. 1. Запишем функции вида СДНФ и СКНФ, отражающие процесс функционирование триггера по прямому входу: QQ t СДНФ =

RS∨∨∨ QRS QR QRSQ SQ RS RS;;

QQ t СКНФ =

(( ∨ RS ∨∧)

Q ∨∨ RS )(∧∨ QR

RS ). ∨∧ S) Q (∨ ∨∨ 29

Таблица 7.4 Таблица истинности (переходов) асинхронного одноступенчатого RS-триггера с исключение неопределённости Q R S Qt Qt Описание процессов функционирования (перехода) триггера 0 0 0 0 1 хранение нуля 0

1 подтверждение нуля

0

1

0

0

0

1

1

1

1 0 (запись) установка 1 1 1 0 хранение единицы

1

0

0

1

0 хранение единицы

1

0

1

1

0 подтверждение единицы

1

1

0

0

1

0 1 (сброс) установка 0 1 0 1 хранение нуля

Минимизируем функцию вида Qt СДНФ по карте Карно–Вейча Минимизируем (рис. 7.9) и получаем функцию: QS RS ∨ QR ∨ Q, являющуюся t ДНФ = характеристическим уравнением RS-триггера. Применяя закон двойственности и правило двойного отрицания, преобразуем преобразу ем функцию видаQt ДНФ в базисную функцию И-НЕ. (( QR Q)= SR QS RS ∨ QR ∨ QS = RS ∨∨ ∨ QS∨ R)= t ДНФ = =

SR ∨ ((QS ∨

R) =

SR ∧∨ QS

R) =

Q .

t ИНЕ

Полученная функция вида QS RQ ∧ (SR ∨ ) позволяет поt ИНЕ = строить функциональную схему RS-триггера на базисных логических элементах И-НЕ (рис. 7.9).

Р ис. 7.9. Ми Мин н и м и зи зиру рующ юща а я к ар артт а К а рно д л я о д но носс ту пен пенч ч ат атог ого о а си син н хр он онног ного о R SS-тт р и г г е ра по п р я мом момуу вы выход ходуу д л я фу фун н к ции Q состояни тояни я t СДНФ без сос неопр неоп р еде еделен ленно ност сти и 30

Ри с. 7.10. Одн Рис днос оступе тупен н ча чатый тый ас асинхронный инхронный RS-тр иггер без запре ще щенн нного ого состо со стояни яни я с пр прямыми ямыми вх вход одами: ами: а — фу фун н к ц ион иона а л ьн ьна а я схем схема а в ба базис зисе е И-НЕ; б — услов условное ное г р афи афиче ческое ское о бо бозначен значение ие

Построенная схема триггера (рис. 7.10) не имеет запрещенного состояния при S=R= S=R=1 1 и S=R= S=R=0. 0. Это легко проанализировать при рассмотрении работы схемы на любом, из ранее указанных, запрещенных состояний. Рассмотрим процесс переключения триггера на примере сочетания S=R= S=R=1. 1. Например, если триггер находился в единичном состоянии (Q= Q=1, 1, Q =0), то при сочетании S=R= S=R=1 1 будет выполняться следующие логические операции на элементах: – элемент D1 S=S– инверсия (операция НЕ) по S, на выходе лог.. 0 (1=0); лог – элемент D2 R=R – инверсия (операция НЕ) по R на выходе лог.. 0 (1=0); лог – элемент D3 SR Ù – операция ИЛИ-НЕ на нуле, поступающем с выхода элемента D101 ( ∧ = 1), на выходе лог лог.. 1; – элемент D4 SR Ù – операция ИЛИ-НЕ на нуле, поступающем с выхода элемента D210 (∧ = 1), на выходе лог лог.. 1; – элемент D5 (SÙÙ R) Q – операция И-НЕ на единицах, поступающих с выхода элемента D3 и прямого выхода Q (условие единичного состояния триггера задано первоначально), на выходе лог лог.. 0 11 ( 1∧ = 0), инверсный выход Q =0; 1 – элемент D6 — операция ИЛИ-НЕ на нуле, поступающем с прямого выхода Q (элемент D5), на выходе лог лог.. 1, прямой выход триггера Q= Q=1 1 (01∧ = 1). 31

Таким образом, принятое первоначальное единичное состояние триггера не изменилось при воздействии сочетания сигналов на информационных выходах S=R= S=R=1. 1. Аналогично это можно доказать и для нулевого состояния триггера, а также и для сочетания сигналов на информационных входах S=R= S=R=0 0 при любом первоначально заданном состоянии триггера (нулевое или единичное). В резуль результате тате этого можно сделать вывод о том, что при сочетании сигналов S=R= S=R=0 0 и S=R= S=R=1 1 триггер оказывается в одном из устойчивых состояний — нулевом или единичном, т.е. в том, в котором он находится до воздействия сигналов на информационных входах с данным сочетанием. Таким образом, можно утверждать, что триггер, построенный на основе характеристического уравнения вида QS RQ ∧ (SR ∨ ), t ИНЕ = не имеет запрещенных сочетаний, а при сочетаниях S=R= S=R=0 0 и S=R= S=R=1 1 осуществляет хранение ранее записанного состояния. Для записи (установки) единичного состояния необходимо сочетание сигналов на информационных входах S= S=1 1 и R= R=0, 0, а для записи нуля — R= R=1 1 и S= S=0, 0, что отраженно в таблице переходов триггера (см. табл. 7.4). В таблице отраженны и другие виды функционирования данного триггера. Данный тип триггера является RS-триггером с прямыми входами (прямым управлением), т.е. управляется под воздействием входных сигналов — логической единицы и отличается от бистабильной ячейки памяти (RS-триггере), построенном на логических элементах И-НЕ (см. рис. 7.7). Принципиальными отличиями являются: отсутствие запрещенных сочетаний и управление логической единицей. Такая разновидность асинхронного RS-триггера называется E-триггером RS-типа (см. рис. 7.10) и обозначается в центральном поле буквами ТЕ. Условное графическое обозначение E-триггера RS-типа показано на рис. 7.10. Синхронные RS-триггеры Отличие синхронного триггера от асинхронного состоит в том, что синхронный триггер снабжен дополнительным входом, называемым синхронизирующим (этот вход часто называют также тактирующим входом, а триггер тактиру тактируемый емый RST-триггер). Назначение синхронизирующего входа в том, чтобы сигналом на этом входе разрешал прием сигналов с информационных входов (раздельных вхо32

дов, сигналами на которых производится переключение триггера) в заданные временные интервалы. При отсутствии сигнала на синхронизирующем входе информационные входы логически отключаются и сигналы на этих входах не влияют на состояние триггера. Достоинство синхронных триггеров заключается в том, что они позволяют устранять неодновременность срабатывания отдельных триггеров в общей структуре логического устройства. Таким образом, при подаче сигнала на синхронизирующий вход и при наличии сигнала на информационных входах, срабатывание триггеров происходит одновременно, т.е. происходит стробирование (захват) момента подачи сигнала по информационным входам всех триггеров для одновременного переключения. Синхронные триггеры в свою очередь делятся на два типа: синхронные триггеры со статическим управлением, т.е. потенциалом по входу синхронизации, и синхронные триггеры с динамическим управлением, т.е. с управлением импульсом по входу синхронизации. В триггерах со статическим синхронизирующим входом любое изменение сигнала на информационных выходах, происходящее во время действия сигнала на синхронизирующем входе, влияет на состояние триггера. Поэтому не рекоменду рекомендуется ется изменять сигналы на информационных входах в момент действия сигнала по входу синхронизации. В синхронных триггерах с динамическим управлением по входу синхронизации предварительный прием информации происходит в отсутствии сигнала по входу синхронизации. Предварительное запоминание информации обычно осуществляется элементарной ячейкой памяти (бистабильной ячейкой) в схемном решении, которая не влияет на общее состояние триггера. В течение малого времени действия фронта импульса синхронизации происходит окончательная установка (запись) триггера в то состояние, которое запомнилось при предварительном запоминании. При дальнейшем действии сигнала по входу синхронизации информационные входы оказываются отключенными. В этом случае любые изменения сигнала на информационных входах не могут изменить состояние триггера. Основное условие правильной работы логических каскадов синхронных RS-триггеров — недопу недопустимость стимость одновременного действия сигнала на входах R и S, переключающих триггер, и сигнала по вхо33

ду синхронизации. Закон переключения синхронного RS-триггера также может быть описан функцией, определяющей последовательность процесса функционирования триггера. Основой построения синхронного RS-триггера также является высказывание «Синхронный, одноступенчатый RS-триггер с активным единичным логическим уровнем (сигналом) управления (лог лог.. 1) 1)» » Аргументами в высказывании являются раздельные информационные входы R и S, а также вход синхронизации С и начальное состояние триггера до управления (Q), определяемое по уровню сигнала на прямом выходе Q. Резуль Результатом татом процесса функционирования является уровень логического сигнала по прямому выходуt, Q соответствующий состоянию триггера, или уровень сигнала по инверсному выходу ()Qt , соответствующий противоположному состоянию триггера, по сравнению с уровнем сигнала на инверсном выходе. Варианты процесса функционирования одноступенчатого синхронного RS-триггера представлены в таблице переходов (табл. 7.5). Функции, отражающие процесс функционирования (перехода) триггера, имеют вид: QQ t СДНФ1 =

∨∨∨ ∨∨ RS ∨ RS RSCQ RS CQ RSCQ RS CQ RS RSCQ CQ RS RSCQ CQ RSCQ CQ RS RSCQ CQ RSC; C;

QQ t СДНФ2 =

RSC RS C∨ Q QRSC RSC∨∨ QRSC QR SC QR QRSC SC∨∨ QRSC QR SC QR QRSC SC∨

QQ t СКНФ1

∨∨QR ∨ QR ; QRSC SC QRSC QRSC SC = (( ∨ RS ∨∨ C) ∧∨ QR ∨∨ SC )( ∧∨ QR

QQ t СКНФ2

∧(Q ∨∨ RS ∨∧ C) ()QR∨∨ SC∨∧ QR ∨∨SC ∨∧ ) ∧∨(Q RS ∨∨ C)∧Q ∨∨ SC ∨∧) (;Q ∨∨ QR (R RS ∨C) = (( ∨ RS ∨∨ C) ∧∨ ∨∨ ∧ QR ∨∨ SC )( ∧∨ QR SC )∧ ∧∨ (Q∨∨RS ∧∨ ()C) ∧∨ (Q RS∨∨ C) C)..

∨∨ SC ) ∧

QR ∨∨ SC∧∨ (Q ∨∨ RS

C) ∧

Минимизиру ем функции вида Q t СДНФ2 графически по карте Минимизируем Карно (рис. 7.11) и в резуль результате тате минимизации получаем функ цию вида ДНФ QS следует ет,, что при CQ ∨ CQ ∨ R, из которой следу t ДНФ ДНФ2 2 = С=0 С= 0 QQ , т.е. триггер сохраняет свое состояние, а при С= С=1 1 t СДНФ2 = , т.е. получается функция характеристического урав QS t ДНФ ДНФ2 2 = ∨ QR нения асинхронного RS-триггера. 34

Таблица 7.5 Таблица истинности (переходов) синхронного одноступенчатого RS-триггера Q R S С Qt Описание процессов функционирования (перехода) триггера 0 0 0 0 0 хранение нуля 0

0 хранение нуля

0

1

0

0

1

0

0

0

1 0 подтверждение нуля 0 1 0 хранение нуля

0

0

1

0

0 хранение нуля

0

0

1

1

1 (запись) установка 1

1

0

0

0

1 хранение единицы

1

0

1

0

1 0 0 1

1 хранение единицы 1 хранение единицы

1

1

1

0

0 0 1 1

1 хранение единицы 1 подтверждение единицы

1

1

0 1

0 (сброс) установка 0

1

1

0

1

1 0 1 0

1 хранение единицы 0 хранение нуля

1

1

0

1

1 1 1 1

× неопределенное состояние при переходе от 1 ← 0 × неопределенное состояние при переходе от 0 → 1

Р ис. 7.11 11.. М ин ини и м из изиру ирующ юща а я к ар артт а К арн арно о д л я од однос ностт у пен пенч ч ат атог ого о си син н х р онн онного ого R S-т S-тр р иг иггг ер ера а по п ря рямом момуу вы выход ходуу д л я фу фун нкции Q t С ДНФ ДНФ2 2 35

Применяя сочетательный, распределительный законы, закон двойственности (правило де Моргана) и правило двойного отрицания, преобразу преобразуем ем функцию в базис И-НЕ (Q ). tИ - НЕ

QS CQ ∨ CQ ∨ RS = t ДНФ ДНФ2 2 =

CQ ∨∨ () CQ RS=

= SC ∨ Q( Q(CR CR ∨ )) ))= SC∧ Q( Q(CR CR ∨

CQ ∨ (C∨ R) =

= SC∧ Q(CR ) = Q t ИНЕ .

При переходе в базис И-НЕ элементарная дизъюнкцияRС (Ú ) заменена на конъюнкцию RC на основании закона двойственности ( RС ÚÚ=R С ). На рис. 7.12 а приведена функциональная схема, реализующая характеристическое уравнение в базисе И-НЕ синхронного одноступенчатого RS-триггера со статическим управлением, тактиру тактируеемого уровнем логической единицы. В схеме триггера (см. рис. 7.12 а) видно, что основу синхронного RS-триггера составляет асинхронный RS-триггер (бистабильная ячейка памяти) на выходе. Элементы И-НЕ на входах триггера передают переключающую логическую единицу (активные логические уровни) с информационных входов S и R на соответствующие входы асинхронного RS-триггера (бистабильную ячейку памяти) с инверсными входами (построен на элементах И-НЕ) только при наличии сигнала на входе синхронизации С с уровнем логической единицы (лог лог.. 1). При С= С=1 1 состояние триггера определяется действующими на информационных входах (S и R) уровнями сигналов также, как и в рас-

Рис. 7.12. Одн Рис Одноступе оступе нча нчатый тый синхро нный RS RS-- тр триггер иггер с пр прямыми ямыми вх вход одами ами:: а — фу фун нк цион иона а льна ная я схем хема а в ба зис зисе е И-НЕ; б — услов условное ное г р аф афи и че ческо ское е обозн об означение ачение 36

Ри с. 7.13. Одн Рис Одноступе оступе нчатый синхро нный RSRS-тригге тригге р с инве рс рсными ными вх вхо одами дами:: а — фу фун нк цион иона а льн ьна ая схем хема а в ба базис зисе е И ЛИЛИ-НЕ; НЕ; б — ус условно ловное е г р афи афическо ческое е обозн об означение ачение

смотренном асинхронном RS-триггере. При С= С=1 1 и S= S=1 1 триггер будет находиться в единичном состоянии, а при С= С=1 1 и R= R=1 1 — нулевое состояние. Запрещенной комбинацией является С=R=S= С=R=S=1, 1, при которой триггер переходит в неопределенное состояние. Условное графическое обозначение синхронного RS-триггера с прямыми входами показано на рис. 7.12 б. Аналогично может быть синтезирована функциональная схема одноступенчатого синхронного статического триггера, тактиру тактируеемого уровнем логического нуля и нулевым активным логическим уровнем по информационным входам (R и S), построенная на логических элементах ИЛИ-НЕ. Синтез можно провести по одной из функций вида QtСКНФ или QtСКНФ , записанных по таблице переtСКНФ1 1 tСКНФ2 2 ходов (см. табл. 7.5). Схема синхронного RS-триггера на логических элементах ИЛИНЕ показана на рис. 7.13 а, а условное графическое обозначение на рис. 7.13 б. Характеристическое уравнение синхронного одноступен чатого RS-триггера в базисе ИЛИ-НЕ имеет вид: QS )( ∨∨ ) t ИЛИНЕ = (( ∨ CQ )( ∨∨) QS t ИЛИНЕ = (( ∨ CQ

R ∨C ).

На основании характеристического уравнения подтверждается, что синхронный тактиру тактируемый емый RS-триггер управляется сигналами лог.. 0 по информационным входам и входам синхронизации и имеет лог запрещенную комбинацию S=R=C= S=R=C=0. 0. 37

R ∨C ).

Асинхронный D-триггер Триггеры D-типа иногда называются триггерами задержки. Триггеры этого типа имеют один информационный вход D и реализуют функцию временной задержки. Принцип задержки состоит в том, что при управлении триггером состояние триггера соответствует уровню логического сигнала на D входе для триггеров с прямыми входами. Поясним это на примере. Если на входе D была логическая единица, то на выходах триггера Q= Q=1, 1,Q =0, то триггер в единичном состоянии, а при D= D=0 0 — триггер в нулевом состоянии. Для триггеров D-типа с инверсным входом D , т.е. управляемый лог лог.. 0, наоборот наоборот,, при подаче на входD лог лог.. 0 (D =0) триггер в единичном состоянии, а при D =1 — в нулевом состоянии. Варианты построения триггеров с прямыми входами и выходами зависит от применяемых базисных логических элементов — И-НЕ или ИЛИ-НЕ. Построение асинхронного D-триггера производится в аналогичной последовательности, как и ранее рассмотренные RSтриггеры. На основании высказывания «А «Асинхронный синхронный одноступенчатый триггер D-типа с прямым входом» составляем таблицу переходов (табл. 7.6) для прямого (Q t ) и инверсного Qt выходов. По таблице переходов записываем функцию вида СДНФ, отражающую процесс функционирования D-триггера для прямого выхода QQ ∨ D , и проводим минимизаDQ t CДНФ = ции полученной функции, в резуль результате тате чего имеем функцию: QQ DQ ∨ DQ = (( DQ ∨ D) = DQ ∨Q) = D . t CДНФ = Функция QD , описывающая процесс функционирования t CДНФ =

D-триггера, показывает показывает,, что построение такой схемы D-триггера Таблица 7.6 Таблица истинности (переходов) асинхронного одноступенчатого триггера D-типа с прямым входом Q D Qt Qt Описание процессов функционирования (перехода) триггера 0 0 0 1 подтверждение (нулевое состояние) нуля 0

1

1

0 (запись 1) установка 1

1

1

1

0 подтверждение (единичное состояние) единицы

1

0 0

38

1 установка (сброс 0) в 0

Р ис. 7.14. Од Одно ност стуу пен пенч ч ат аты ы й D -т ри ригг г ер с п ря рям м ы м и в хода ходам м и б е з кон контт р ол оля я сост со стоян ояни ия

требует только логические элементы, передающие сигнал с опре требует деленной задержкой, например, в базисе И-НЕ схема имеет вид, показанный на рис. 7.14. Однако данная схема не имеет логиче ской взаимосвязи выходов между собой, т.е. сигнал на инверсном выходе (Qt ) не зависит от сигнала на прямом выходе (Q), что ука зывает на отсутствие контроля состояния триггера при управле нии. В связи с этим, данную схему на рис. 7.14 нельзя считать триг герной схемой. Построим схему D-триггера, отвечающую требованиям управления и контроля, по характеристическому уравнению, полученному при минимизации функции QQ ∨ D в функцию вида ДНФ DQ t CДНФ = и переводе в базис И-НЕ: QQ t CДНФ =

∨ DD = DQ

(Q ∨Q) = D( D(Q) Q)∨ 1 =

= DQ∨ DD= QD ∨ = DQ ∧DQ= t ИНЕ . При минимизации применили совокупность тождеств AA 1=1 1 для того, чтобы получить характеристическое уравÚÚ=A 1= нение, которое описывает функционирование асинхронного D-триггера, отвечающего требованиям управления и контроля. Схема асинхронного D-триггера, построенного по уравнению ∧ , показана на рис. 7.15 а. Анализируя схему асинQD QD t ИНЕ = хронного D-триггера на логических элементах И-НЕ, можно сделать вывод о том, что основой схемы является асинхронный RS-триггер (логические элементы D1 и D2), в котором на входS подается инверсный сигнал D ( ) с входа D через логический элемент D3. Таким образом, можно сделать вывод о том, что вход D в D-триггере аналогичен входуR , а вход с сигналомD аналогичен входу S асинхронного триггера RS-типа. 39

а

б

Р ис. 7.15. Од Одно носс т у пен пенчат чаты ы й а си син н х р он онн н ы й D -т ри ригг г ер с п ря рям м ы м в ходом D: а — фу фун н к ц ион иона а л ьн ьна а я сх схема ема в ба базис зисе е ИИ-НЕ; НЕ; б — условно условное е г ра рафи фиче ческо ское е обозн об означение ачение

В соответствии с рассмотренными рассуждениями, характеристическое уравнение асинхронного D-триггераQD ∧ можQD t ИНЕ = но получить из характеристического уравнения асинхронного одноступенчатого RS-триггера на логических элементах И-НЕ с инверсными входами S и R (уравнение QQ ∧ ). RS t ИНЕ = QD t ИНЕ =

QD ∧

= QR ∧ S, гд где е S== D и R

D.

Анализируя схему асинхронного D-триггера (см. рис. 7.15 а), Анализируя можно сделать вывод о том, что управление триггером с прямым информационным входом управления D осуществляется логической единицей (лог лог.. 1) и с контролем состояния, т.к. выходы триггера (Q и Q ) по цепи обратной связи включены на входы элементов D1 и D2. Понятие D-триггер с прямым входом управления указывает на то, что при подаче на информационный вход D (вход задержки) единицы (D= D=1), 1), триггер устанавливается в состояние 1, а при D= D=0 0 триггер устанавливается в состояние 0. Аналогично можно записать характеристическое уравнение асинхронного одноступенчатого D-триггера в базисе ИЛИ-НЕ на основе характеристического уравнения асинхронного одноступенчатого RS-триггера на логических элементах ИЛИ-НЕ с прямыми входами S и R (уравнениеQ(t ИЛИНЕ = QS ∨ ) ∨R ). Q(t ИЛИНЕ = QS ∨ )∨ R = (D∨∨ Q) D , где S==D и R

40

D.

а

б

Р ис. 7.16. Од Одно носс т у пен пенч ч ат аты ы й а си син н х р он онны ный й D -т ри ригг г ер с п ря рям м ы м в ходом D: а — фу фун н к ц и она онал л ьн ьна а я сх схема ема в ба базз ис исе е И ЛИЛИ-Н Н Е; б — условно условное е г рафи рафическо ческое е обозначен об означение ие

Таким образом, характеристическое уравнение (функция) для D-триггера в базисе ИЛИ-НЕ имеет вид Q(t ИЛИНЕ = DQ ∨ ) ∨D . Данную функцию можно получить и из таблицы переходов (см. табл. 7.6), записав функцию вида СКНФ для нулевых значений Q t и проведя минимизацию и переход в базис ИЛИ-НЕ, аналогично преобразованию функции СДНФ ( QQ ∨ D ). DQ t CДНФ = Схема D-триггера на элементах ИЛИ-НЕ приведена рис. 7.16 а и является D-триггером с прямым информационным входом D (входом задержки). Отличительной особенностью D-триггера на элементах ИЛИ-НЕ от D-триггера на элементах И-НЕ является то, что инверсия сигнала, подаваемого по входу D, передается на вход R триггера RS-типа, а в D-триггере на элементах И-НЕ передается на вход S. Условное графическое обозначение асинхронного D-триггера с прямыми входами на логических элементах И-НЕ и ИЛИ-НЕ показано на рис. 7.15 б и 7.16 б. Для построения D-триггеров с инверсным D-входом (D ) необходимо в таблицах переходов триггера задать инверсное управD устанавлиление. В этом случае лог лог.. 0 на информационном входе вает триггер в единичное состояние, а лог лог.. 1 — в нулевое состояние. Рассмотрим пример построения асинхронного D-триггера с инверсным информационным входом управленияD . На основе высказывания «А «Асинхронный синхронный одноступенчатый D-триггер с инверс41

Таблица 7.7 Таблица истинности (переходов) асинхронного одноступенчатого триггера D-типа с инверсным входом Q D Q t Описание процессов функционирования (перехода) триггера 0 1 0 подтверждение (нулевое состояние) 0 0

0

1

0

1

1 (запись 1) установка 1

1 подтверждение (единичное состояние) 1 1 0 установка (сброс 0) в 0

ным информационным входом управления», составляем таблицу переходов (табл. 7.7) для прямого (tQ ) выхода. По таблице переходов (см. табл. 7.7) записываем функцию вида СДНФ, отражающую процесс функционирования D-триггера для прямого выхода, минимизиру минимизируем ем и переводим функцию в базис И-НЕ. QQ t СДНФ =

DQ ∨ DQ = () DQ ∨ DD=

(QQ ∨ )=

( ∨1 )= DQD = DQ ∨ = DQ∨ D= DQ D ∧DD= QD∧

=Q

t ИНЕ

.

При минимизации использовалось соотношение равенств функций ((QQ QQ ∨ ) = Q∨1) , которое позволило привести функцию к базису И-НЕ с набором аргумента D, определяющего сигнал управления, и аргумента Q, определяющего исходное состояние триггера до управления. Без применения указанного соотношения равенства функций, при минимизации функции вида СДНФ, результат был бы равен QQ DQ ∨ DQ =() DQ ∨ DD= ( QQ ∨ )= D , т.к. функция t СДНФ = каждого соотношениия (Q ∨Q) = 1 и (Q ∨1) = 1 , как видно из тождеств алгебры логики, равны единице. Схема асинхронного одноступенчатого D-триггера с инверсным информационным входом управленияD , построенного по характеристическому уравнению QD ∧ , показана на рис. 7.17. QD t ИНЕ = Необходимо отметить, что в схемном решении на базисных элементах И-НЕ инверсия сигнала по входу D устанавливается на вход R асинхронного RS-триггера и на базисных элементах ИЛИ-НЕ по входу S. В условном графическом обозначении входD в таких триггерах отмечается инверсией (см. рис. 7.17). Таким образом, D-триггер с прямыми входами является элементом задержки, т.е. хранит то состояние, которое заданно по инфор42

а

б

Рисс. 7.17. Одн Ри Одноступе оступе нчатый ас асинхро инхро нный DD-тригге тригге р с инве рс рсным ным вх вход одо ом D: а — фу функ нкц ц иона ионал л ьн ьна а я схем схема а в б а зис зисе е ИИ-НЕ; НЕ; б — услов условное ное г ра рафи фическо ческое е обозначен об означение ие

мационному входу D, до прихода нового информационного сигнаD ла, а триггер с инверсными входами наоборот наоборот,, т.е. если по входу единица (D =1), триггер хранит 0 (Q= Q=0), 0), а при D =0 триггер хранит 1 (Q= Q=1). 1). В D-триггере нет запрещенных комбинаций. Синхронный D-триггер Синхронные D-триггеры, как и асинхронные D-триггеры, могут быть построены с прямыми и инверсными входами, на элементах И-НЕ и ИЛИ-НЕ. Синхронные D-триггеры имеют информационный вход D и тактовый (синхронизирующий) вход C. Таким образом, в триггере записывается информация, которая была на входе D до прихода импульса синхронизации. Синхронный одноступенчатый D-триггер с прямым информационным входом D функциониру функционирует ет в соответствии с таблицей переходов (табл. 7.8). Запишем по таблице переходов функцию вида СДНФ для истинных значений функции Qt : QQ DC∨ QD QDCQ CQ ∨∨DC QD QDC C . t СДНФ = Минимизируя Минимизиру я по карте Карно (рис. 7.18) функию вида Qt СДНФ , получим характеристическое уравнение для синхронного одноступенчатого D-триггера вида ДНФ: QQ ∨ C. CD t ДНФ = Преобразуем Преобразу ем функцию видаQt ДНФ в базисную функцию И-НЕ для построения функциональной схемы одноступенчатого синхронного D-триггера: QQ t ДНФ =

CD ∨ CQ = CD ∨ CQ = CD ∧ CQ =

.

t ИНЕ

43

Таблица 7.8 Таблица истинности (переходов) синхронного одноступенчатого триггера D-типа с прямым входом Q D C Q t Описание процессов функционирования (перехода) триггера 0 0 0 0 хранение нуля (нулевое состояние) 0

0

1

0 подтверждение (нулевое состояние) нуля

0

1

0

0 хранение нуля (нулевое состояние)

0

1 1

1 установка 1 (запись 1)

1

1 1 0 1

1 подтверждение (единичное состояние) единицы 0 установка (сброс) 0

1 0 0 0

1 хранение единицы (единичное состояние) 1 хранение единицы (единичное состояние)

1 1 1

Р ис. 7.18 . М и н и м и зи зиру рую ю ща щая я к ар артт а К а рно д л я од одно носс т у п ен енч ч ат ато о г о с и н х р он онног ного о D -т р и г г е ра с п ря рям м ы м вхо входом дом у п ра рав в л ен ени ия D

Функциональная схема одноступенчатого синхронного D-триггера, реализующая характеристическое уравнение в базисе И-НЕ QQ ∧ C , построена на рис. 7.19 а. В данной схеме CD t ИНЕ = (рис. 7.19 а) опять находит свое подтверждение то, что D-триггер строится на основе бистабильной ячейки памяти RS-триггере (элементы D1.3 и D1.4). Рассмотрим принцип действия синхронного одноступенчатого D-триггера в базисе И-НЕ. Триггер имеет информационный вход задержки D, сигнал по которому определяет состояние, в котором будет находиться триггер при поступлении сигнала синхронизации. Сигнал по входу синхронизации (С) в базисе И-НЕ должен быть единичным, что отражено в таблице переходов (см. табл. 7.8). Таким образом, при совместном поступлении лог лог.. 1 по информационно44

а

б

Рис. 7.19. Одн Рис. Одноступе оступе нча нчатый тый синхро нный DD-тт риггер с пр прямыми ямыми вх вхо одами: а — фу фун н к ц ион иона а л ьн ьна а я с хем хема а в ба бази зисе се ИИ-НЕ; НЕ; б — услов условное ное г рафи рафиче ческое ское обозначен об означение ие

му входу D и сигналу синхронизации в виде лог лог.. 1 по входу С (D= D=1, 1, С=1), С= 1), триггер удерживает единичное состояние. Если на входе D сигнал лог лог.. 0, а по входу синхронизации действу действует ет сигнал лог лог.. 1 (D= D=0, 0, С=1), С= 1), то триггер удерживает нулевое состояние. При отсутствии лог.. 1 по входу синхронизации состояние триггера не меняется, лог независимо от сигнала по входу D (D= D=1, 1, С= С=0 0 и D= D=0, 0, С= С=0) 0) состояние триггер не меняет меняет.. Триггер D-типа, в котором состояние триггера определяется уровнем сигнала по информационному входу входу,, при соответствующем сигнале по входу С, называется триггером с прямым D-входом. Если в схеме триггера по входу С поступает лог лог.. 0, то на выходах элементов D1.1 и D1.2 присутству присутствует ет лог лог.. 1, не зависящая от сигнала по входу D. С выходов логических элементов D1.1 и D1.2 лог лог.. 1 поступает на входы бистабильной ячейки памяти на логических элементах И-НЕ, которая не управляется единицами. Управление в таком триггере (бистабильной ячейки памяти) осуществляется нулями (лог лог.. 0), о чем было пояснено ранее при рассмотрении схемы асинхронного одноступенчатого RS-триггера с инверсными входами управления. Условное графическое обозначение D-триггера показано на рис. 7.19 б. Аналогично строится функциональная схема синхронного одноступенчатого D-триггера в базисе ИЛИ-НЕ (рис. 7.20 а). Для этого необходимо провести процесс минимизации для функции 45

б а Рис. 7. 20. Одно Рис дноступе ступе нча нчатый тый син хр хронный онный D- тр триггер иггер с инве рс рсными ными вх вход одами ами:: а — фу фун н к ц иона ионал л ьна ьная я схем схема а в ба базис зисе е И Л И-НЕ; б — услов условное ное г р афи афическо ческое е обозначен об означен ие

вида СКНФ, полученной из таблицы переходов D-триггера (см. табл. 7.8). Синхронный, одноступенчатый D-триггер в базисе ИЛИ-НЕ является триггером с инверсным информационным D-входом. Это означает,, что при действии по входу D лог означает лог.. 0 триггер устанавливается в единичное состояние при лог лог.. 0 на входе синхронизации (С), и наоборот наоборот,, при лог лог.. 1 на входе D и лог лог.. 0 на вход С, триггер устанавливается в нулевое состояние. В связи с этим можно сделать вывод о том, что сигнал синхронизации в данном триггере должен быть лог.. 0 и отсутствие лог лог лог.. 0 по вход С состояние триггера не меняет меняет,, независимо от сигнала на информационном входе D (С= С=1, 1, D= D=1 1 и С= С=1, 1, D=0 D= 0 состояние триггера не меняется). Триггер D-типа, в котором состояние триггера противоположно уровню сигнала на информационном входе, при соответствующем сигнале по входу С, называется триггером с инверсным D-входом. Процесс минимизации функции QQ DC∨ QD QDCQ CQ∨∨DC QDC t СДНФ = ∨ QD QDCQ CQ ∨∨DC QDC , записанной в соответствии с таблицей переходов (см. табл. 7.8), для синхронного одноступенчатого D-триггера с прямым информационным входом D, проведенный с другим подходом, при минимизации функции дает возможность построить функциональную схему D-триггера несколько иного вида. Минимизируем Минимизиру ем функцию, заданную в СДНФ: 46

б а Р ис. 7.21. Ф у н к ц ион иона а л ьн ьна а я с хема од одно ност стуу пен пенчат чатог ого о си син н х р он онног ного о DD-тт ри ригг г е р с п р я м ы м и вход входа а м и в ба базис зисе е ИИ-Н НЕ, р еа еал л и з ую ща щая я фу фун н к ц и ю:C(DC ) Q (DC)

QQ t СДНФ =

DC∨ QD QDCQ CQ ∨∨DC QD QDCQ CQ= DC ∨QD QDCQ CQ∨∨ DC QD QDCQ CQ ∨∨ DC QD QDC C

=

= ((QD QDCQ CQ ∨ DC) DC) ∨∨ QDC QD QDCQ CQ )(∨∨DC QDC QDC ) = = DC(( QQ ∨ ∨∨ ) QDC CQ CQ )(∨∨CD DD )( = CQ∨ DQ∨ CD = CQ∨∨DQ C ) = () =DC∨∨ QD

CD= C∨Q QD () D CD= CQ ∨ ()DC ∨CC =DC ∨∨ QC (( DC )) =

= DC∨ QC (( DC)) = DC∧ ∧QC (( DC)) =Q t ИНЕ .

Функциональная схема одноступенчатого синхронного D-триггера, реализующая характеристическое уравнение QD CQ ∧ ((CD C )) в базисе И-НЕ, приведена на рис. 7.21. Схема t ИНЕ = обладает теми же свойствами, что и схема на рис. 7.19, но отличается только функциональной взаимосвязью логических элементов между собой. Этот пример еще раз доказывает доказывает,, что различные подходы в процессе минимизации функций позволяют получать разные схемотехнические решения, но аналогичных схем, созданных на основе одного высказывания. Асинхронный DV-триггер Асинхронный DV-триггер — тактиру тактируемый емый асинхронный D-триггер, у которого имеется дополнительный управляющий вход V. Таблица переходов (табл. 7.9) асинхронного DV-триггера совпадает с таблицей переходов синхронного D-триггера (см. табл. 7.8), если 47

Таблица 7.9 Таблица истинности (переходов) асинхронного тактируемого DV-триггера Q D V Qt Описание процессов функционирования (перехода) триггера 0 0 0 0 хранение нуля (нулевое состояние) 0

0

1

0 подтверждение (нулевое состояние) нуля

0

1

0

1

0 1

1

1

1

1

0

1

0 хранение нуля (нулевое состояние) 1 установка 1 (запись 1) 1 подтверждение (единичное состояние) единицы 0 установка (сброс) 0

1

1

0

1 хранение единицы (единичное состояние)

1

0

0

1 хранение единицы (единичное состояние)

в ней заменить символ С на символ V и, следовательно, процесс функционирования асинхронного одноступенчатого DV-триггера описывается аналогичным характеристическим уравнением ∨ V. Принцип действия DV-триггера, т.е. процесс функQQ VD t ДНФ = ционирования триггера, аналогичен принципу работы синхронного D-триггера. Функциональная схема и условное графическое обозначение одноступенчатого асинхронного DV-триггера в базисе И-НЕ аналогична схеме, показанной на рис. 7.19, если заменить вход С на вход V. Синхронный DV-триггер Одноступенчатый синхронный DV-триггер может быть образован из синхронного одноступенчатого D-триггера введением управляющего входа V параллельно входу синхронизации С (рис. 7.19). В такой схеме DV-триггер будет переключаться в состояние, соответствующее уровню сигнала на входе D, лишь при С= С=1 1 и V= V=1. 1. При V=0 V= 0 информация со входа D не принимается в DV-триггер. Наличие двух управляющих входов C и V в схеме DV-триггера дает возможность вход С использовать для задания временных интервалов, в которых допу допускается скается прием информации в триггер, а вход V — для подачи сигналов, разрешающих прием в триггер сигнала со входа D. При С= С=1 1 не допу допускается скается изменение уровней сигналов на входах D и V. 48

цией. Таким образом, на основе анализа функций, можно сделать вывод о том, что триггер управляется сигналами лог лог.. 1, что соответствует ству ет заданному требованию в высказывании о процессе функционирования триггера по сигналу лог лог.. 1. По функции СДНФ видно, что схема Т-триггера реализовывается операцией неравнозначности, т.е. операцией сложения по модулю 2, и схема может быть построена на базовом логическом элементе «неравнозначность». По таблице переходов (см. табл. 7.10) видно, что сигнал на выходе триггера Q изменяется в два раза реже, чем на входе Т, т.е. триггер может использоваться как делитель частоты. Для построения Т-триггера в базисе И-НЕ, минимизиру минимизируем ем характеристическое уравнение вида СДНФ, записанное по табл. 7.10: QQ t CДНФ =

∨ TQ = TQ

∨ TQ ∨ QQ = TQ ∨∨ TQ () TQ Q =

∨ ()TQ = = QT∨ QT = T () ∨ QQ TQ Q = QT∨ QT = () QQ

∧ () TQ= Qt ИНЕ TQ

.

Функциональная схема Т-триггера, построенная по функции лог..1, и условное ∧ ()TQ в базисе И-НЕ и управляемая лог QQ TQ t ИНЕ = графическое обозначение функциональной схемы Т-триггера представлены на рис. 7.22. Анализируя Анализиру я схему схему,, можно сделать вывод о том, что данный тип Т-триггера можно построить на основе одноступенчатого синхронного RS-типа в базисе И-НЕ, если вход S соединить с выходом триггера Q , а вход R — с выходом триггера Q, а вход синхронизации С использовать как информационный счетный вход Т. Такое соединение входов с выходами создает цепи обратной связи, что дает контроль состояния триггера при управлении по информационному входу Т. Предположим, что триггер находится в нулевом состоянииQ( =1, Q=1). Q= 1). При поступлении сигнала лог лог.. 1 на вход Т, на элементе D1 выполняется функция И-НЕ ( Q =1 и T= T=1), 1), и на выходе элемента D1 — лог.. 0, по которому элемент D3 выполняет функцию ИЛИ-НЕ, что лог дает на прямом выходе единицу (Q= Q=1). 1). При условии, что с выхода элемента D2 снимается лог лог.. 1, на элементе D4 выполняется операция И-НЕ, и на инверсном выходе триггера сигнал лог лог.. 0 Q( =0). Триггер переключился в единичное состояние. Триггер Т-типа, переключаю50

б

а Рис. 7.22 Рис 22.. Одно дноступе ступе нчатый ас асинхро инхро нный Т- тр триггер иггер с пр прямым ямым вх вхо одом ом:: а — фу функ нкцио циона наль льна ная я схем схема а в б а зи зисе се ИИ-НЕ; НЕ; б — ус условно ловное е г р афи афиче ческо ское е обозначен об означение ие

щийся по единичному сигналу (лог лог.. 1) на информационном входе Т, называется триггером с прямым входом Т. Самым главным требованием в работе Т-триггера данного типа является то, что сигнал с выходов триггера должен поступать на входы триггера только после окончания сигнала лог лог.. 1 на информационном входе Т, т.е. с задержкой. Только в этом случае выполняется устойчивое переключение триггера. В отсутствии задержки при передаче сигналов с выходов триггера на его входы, в триггере может произойти состязательный процесс, т.е. триггер установится в неопределенное состояние. В рассмотренном варианте переключения триггера из единичного состояния в нулевое состояние, сигнал лог лог.. 1 с выхода Q, который появляется на выходе Q при сигнале лог лог.. 1 на входе Т, не должен поступать на элемент D2 до окончания сигнала лог лог.. 1 по входу Т, т.е. по цепи обратной связи с выхода Q на вход R. При выполнении рассмотренного условия работы Т-триггера, на логическом элементе D2 выполняется операция ИЛИ-НЕ на лог лог.. 0, который подается с выхода цепи обратной связи на вход R элемента D2. 51

В качестве элемента задержки передачи сигнала по цепям обратной связи (линии задержки — ЛЗ) используются пассивные или активные формирующие цепи. Время задержки сигнала должно быть больше времени действия сигнала по входу Т (для Т-триггера с прямым входом управления Т таким сигналом является лог лог.. 1). В схеме Т-триггера (рис. 7.22) в качестве цепей задержки использованы логические элементы И-НЕ (D5, D6 и D7, D8). Применение элементов И-НЕ в качестве цепей задержки вызвано необходимостью построения схемы в одном базисе И-НЕ, как и построена основная схема. Логические элементы обладают способностью задерживать сигнал при выполнении логических операций. Применение двух элементов позволяет исключить инверсию сигнала в цепи обратной связи. Элементы задержки позволяют задержать передачу сигнала с входа элемента на выход. Время задержки сигнала в логическом элементе разное в зависимости от сигнала на входе (лог лог.. 1 или лог лог.. 0), 1, 0 — время задержки при переключении логических элементов tзад с единицы на ноль иtза0,1д — время переключения с нуля на единицу единицу.. Общее время задержки сигнала состоит из задержки на переключе1,0 0,1 ние двух ЛЭ и определяется по формуле: ttзадз=+ ад tзад , т.к. один элемент переключается с единицы на ноль, а другой — с нуля на единицу.. Время задержки сигнала в схеме при последовательном соницу единении нескольких логических элементов можно определить и по упрощенной формуле ttзадз= n ад. ср сред. ед., где n — количество логических элементов в цепи задержки, аtзад. сред– среднее значение от време. ни переключения триггера из единичного состояния в нулевоеt1,за(0д ) и из нулевого — в единичноеt(за0,1д ). При переходе Т-триггера из нулевого состояния в единичное состояние, задержка сигнала в цепи обратной связи выполняется на элементах D5 и D6, т.е. сигнал лог лог.. 1 с выхода Q должен поступать на вход элемента D2 (R) только после окончания сигнала лог лог.. 1 на входе Т. При переходе Т-триггера из единичного состояния в нулевое состояние, задержка сигнала в цепи обратной связи выполняется Q должен поступать на элементах D7 и D8, т.е. сигнал лог лог.. 1 с выхода на вход элемента D1 (S) после окончания сигнала лог лог.. 1 на входе Т. Аналогично может быть построена схема T-триггера в базисе ИЛИ-НЕ, если записать характеристическое уравнение вида СКНФ 52

из таблицы переходов триггера (см. табл. 7.10) и произвести минимизацию полученной функции и переход в базис ИЛИ-НЕ: QQ QT )(∧∨ QQ ) =(( Q ∨T) ∧∨ ((QQ )) ∧∨ QT ) t CКНФ = (( ∨ T)∧∨ = (( ((QQ ∨∨ TQ QQ ∨∧ TQ)) TQ

=

Q ∨TQ )( = (( ∨∨ TQ)) TQ) ∧∨ TQ QT

= ( Q( ∨ Q(1T 1T ∨ )∨∧ TQ ∧ ) ()Q ∨TQ =(( ∨∧ TQ)) TQ

Q ∨ TQ )( =

)

=

∨∧ TQ)) ()Q ∨T = TQ

= (( QT ∨ Q)∧ QT QT∨ )(= QT ∨∨ (( Q) ∧∨ QT )( = QT∨(( ∨∧ Q) QT∨ ) = = (( QT ∨ ∨∧Q) (QT QT∨ )(= QT ∨∨ (( Q) ∨∨ QT

) =Q t ИЛИНЕ

.

Функциональная схема асинхронного одноступенчатого Т-триггера в базисе ИЛИ-НЕ, построенная в соответствии с функцией QQ ∨∨ ) ()Q ∨T , и условное графическое обозначеt ИЛИНЕ = (( ∨ TQ ние представлены на рис. 7.23. Асинхронный одноступенчатый Т-триггер в базисе ИЛИ-НЕ является триггером с инверсным информационным входомT , переключение которого происходит по сигналу лог лог.. 0, таким образом, T потендля переключения триггера необходимо подавать на вход

б

а Ри с. 7. 23. Одн Рис Одноступе оступе н ча чатый тый ас асинхро инхро нный Т-т риггер с инвер сным вх вхо одом: а — фу фун н к ц иона иональ льна ная я сх схема ема в ба базисе зисе И ЛИЛИ-Н Н Е; б — ус условное ловное г р афи афическое ческое обозн об означение ачение 53

циал лог лог.. 0. Для построения асинхронного Т-триггера можно использовать синхронный одноступенчатый RS-триггер, в котором необходимо сделать соединения выходов QQи с информационными входами R и S через элементы задержки, т.е. создать обратную связь. Элементы задержки в цепях обратной связи (D5, D6 и D7, D8 рис. 7.23) исключают неопределенное состояние триггера. При определении функциональных взаимосвязей, для построения схем асинхронного одноступенчатого Т-триггера методом синтеза в соответствии с заданным процессом функционирования по таблице переходов (см. табл. 7.10), были рассмотрены два варианта схемотехнических решений: на основе характеристического уравнения вида СДНФ в базисе И-НЕ с управлением единичным сигналом (лог лог.. 1); и на основе характеристического уравнения вида СКНФ в базисе ИЛИ-НЕ с управлением нулевым сигналом (лог лог.. 0). Однако можно рассматривать функциональные взаимосвязи для построения схемы асинхронного одноступенчатого Т-триггера методом синтеза на основе характеристического уравнения вида СДНФ в базисе ИЛИ-НЕ с управлением нулевым сигналом (лог лог.. 0) и на основе характеристического уравнения вида СКНФ в базисе И-НЕ с управлением единичным сигналом (лог лог.. 1). Рассмотрим функциональные взаимосвязи для построения схемы асинхронного одноступенчатого Т-триггера методом синтеза на основе характеристического уравнения вида СДНФ в базисе ИЛИ-НЕ с управлением нулевым сигналом (лог лог.. 0). Для этого необходимо записать высказывание, в котором описан процесс функционирования Т-триггера, и на основе словесного высказывания заполнить таблицу переходов. В таблице переходов значения аргументов и функций, т.е. процесс функционирования триггера, описывается символами в виде «0» и «1». Составляем высказывание «Построить асинхронный одноступенчатый Т-триггер на основе характеристического уравнения вида СДНФ в базисе И-НЕ с управлением нулевым сигналом (лог лог.. 0). На основе словесного высказывания определяем аргументы и функцию и, логически рассуждая, заполняем таблицу переходов, в которой процесс функционирования триггера описан символами «1» и «0» с условием, что управление Т-триггером осуществялется нулевым сигналом (лог лог.. 0). 54

Таблица 7.11 Таблица истинности (переходов) асинхронного одноступенчатого Т-триггера с управлением нулевым сигналом Q

Т

Qt

(Q) (T) (Q t )

Описание процессов функционирования (перехода) триггера

0

0

1

установка 1 (запись 1)

1

1

1

хранение единицы (единичное состояние)

1

0

0

установка (сброс) 0

0

1

0

хранение нуля (нулевое состояние)

Процесс функционирования асинхронного одноступенчатого Т-триггера с управлением нулевым сигналом (лог лог.. 0) показан в табл. 7.11. В соответствии с таблицей переходов (см. табл. 7.11) законы функционирования асинхронного одноступенчатого Т-триггера (счетного триггера) по сигналу лог лог.. 0 описываются характеристическими уравнениями видов СДНФ QQ ∨ T и СКНФ и TQ t CДНФ = QT ) . QQ t CКНФ = (( ∨ T)∧∨ При сравнении полученных функций с аналогичными функциями, записаными на основе табл. 7.11, видно, что обе пары характеристических уравнений противоположны друг к другу по закону двойственности. Если преобразовать функцию СДНФ, записанную по табл. 7.11, с применением закона двойственности, то может быть получена функция вида СКНФ, записанная по табл. 7.11, и наоборот наоборот.. На основании закона дуальности (двойственности), одна и та же функция может быть представлена двояко, как в прямом, так и в инверсном виде. Инверсное значение функции чаще всего используют при синтезе устройств с управлением сигналом лог лог.. 0, хотя можно использовать для синтеза устройств с управлением лог лог.. 0 и прямые функции. Запишем функцию вида СДНФ в инверсном видеQQ ∨ T. TQ t CДНФ = Инверсное значение функции вида СДНФ также отражает закон функционирования триггера при управлении нулевыми (инверсными) сигналами, т.е. сигналами лог лог.. 0. Для записи инверсной функции вида СДНФ в таблице переходов Т-триггера с управлением по сигналу лог лог.. 0, желательно записать обозначения аргументов и функции в инверсном виде (см. табл. 7.11 — инверсное обозначение аргумен55

QQ QT )(= ((QT∨ ) ∧∨ Q QQ )) ∧∨ () T t CКНФ = (( ∨ T) ∧∨ = ( QQ ∨ TQ ∨∨QT QQ QQ Q )(∧∨ T) = = (( TQ ∨ QT ∨∧ QQ ∨∨1 )) () ∨ TT=(( QQ = () TQ ∨∧∨ QQ() = (( TQ ∨∨∧∨ )) QQ ()

TT=((

∨∨∧∨ QQ ))

∧∨ )) T ∧ ()QT

() QT

)) TT= (( ∨∨∧∨ QQ

=

()QT

=

= =Qt ИЛИНЕ

.

Если проанализировать функции в базисе ИЛИ-НЕ, полученные в резуль результате тате минимизации характеристических уравнений вида СДНФ и СКНФ, можно отметить их функциональные различия. Функция в базисе ИЛИ-НЕ QT ()QT∨ , полученQQ )) t ИЛИНЕ = (( ∨∨∧ ная при минимизации характеристического уравнения вида СКНФ, определяет истинное значение функции, т.е. состояние триггера определяется по сигналу на прямом выходе Т-триггера. Функция в базисе ИЛИ-НЕ QQ ∨ (TQ ∨∨) Q ∨T , полученная при миt ИЛИНЕ = нимизации характеристического уравнения вида СДНФ, определяет инверсное значение функции, т.е. состояние триггера определяется по сигналу на инверсном выходе Т-триггера. Отмеченное функциональное различие отражено в одной из функциональных связей в базисах ИЛИ-НЕ: – в функции Qt ИЛИНЕ по функциональной связи (( TQ ÚÚ)) Q формируется формиру ется сигнал на прямом выходе триггера (Q), т.к. вся функция формирует сигнал по инверсному выходуQ(t ); – в функцию Qt ИЛИНЕ по функциональной связи QT ÚÚ ( Q) формируется миру ется сигнал на инверсном выходе триггера, т.к. вся функция формирует сигнал по прямому выходу (Q). Функциональная схема Т-триггера, построенная в базисе ИЛИНЕ по одной из функций Qt ИЛИНЕ или Qt ИЛИНЕ , которые получены при минимизации функций вида СДНФ и СКНФ, записанных по табл. 7.11, полностью соответствует схемотехническому решению схемы асинхронного одноступенчатого Т-триггера на рис. 7.23. Анализируя Анализиру я схему на рис. 7.23, можно сделать вывод о том, что Т-триггер построен на основе одноступенчатого синхронного RSтипа в базисе ИЛИ-НЕ, в котором входS соединен с выходом триггера Q , а вход R – с выходом триггера Q, а вход синхронизацииC 57

T . В схеме созданы цепи обратпреобразовывается в счетный вход ной связи для контроля состояния триггера при управлении по информационному входуT . Рассмотрим основные особенности работы схемы Т-триггера на рис. 7.23. Предположим, что триггер находится в нулевом состоянии ( Q =1, Q= Q=0). 0). При поступлении на вход Т сигнала лог лог.. 1, на элементе D1 выполняется операция ИЛИ-НЕ, и на выходе элемента D1 — лог лог.. 0, который передается на вход элемента D3. На второй вход элемента D3 также поступает сигнал лог лог.. 0 с прямого выхода триггера Q, и на элементе D3 выполняется операция И-НЕ на нулях, в результате чего на выходе элемента D3, что равнозначно инверсному выходу триггераQ , сигнал лог лог.. 1 (Q =1). Рассмотрим теперь сигнал на прямом выходе триггера. На логическом элементе D2, также как и на элементе D1, выполняется операция ИЛИ-НЕ по сигналу лог лог.. 1 с входа Т, и на выходе элемента D2 сигнал лог лог.. 0, который передается на один из входов элемента D4. Однако на другой вход элемента D4 поступает с прямого выхода триггера Q сигнал лог лог.. 1, на котором элемент D4 выполняет логическую операцию ИЛИ-НЕ, и на выходе элемента D4, что является и прямым выходом триггера, денйству денйствует ет сигнал лог лог.. 1. Таким образом, по сигналу лог лог.. 1, поступающему по входу Т, состояние триггера не изменилось — триггер находится в нулевом состоянии ( Q =1, Q= Q=0), 0), т.е. хранит ноль (хранение нуля в таблице переходов — табл. 7.11). На основе результатов исследования работы Т-триггера по сигналу лог лог.. 1 на входе Т, можно сделать вывод о том, что триггер не управляется сигналом лог лог.. 1. Рассмотрим теперь работу схемы Т-триггера (рис. 7.23) по сигналу лог лог.. 0. на входе Т, когда триггер также находится в нулевом состоянии (Q =1, Q= Q=0). 0). Сигнал лог лог.. 0 с входа Т поступает на один из входов элемента D1, также и на другой вход D1 поступает сигнал лог.. 0 с прямого выхода триггера (Q= лог Q=0), 0), и на элементе D1 выполняется логическая операция И-НЕ на лог лог.. 0 (Q= Q=0 0 и Т= Т=0), 0), а на выходе D1 действу действует ет сигнал лог лог.. 1, который передается на вход элемента D3. По сигналу лог лог.. 1 по входу D3, на элементе D3 выполняется операция ИЛИ-НЕ, и на выходе D3, что равнозначно инверсному выходу триггера, действу действует ет сигнал лог лог.. 0Q( =0). 58

Необходимо отметить, что лог лог.. 1 с инверсного выхода триггера ( Q ) передается на вход триггера по цепи обратной связи (D5, D6) с задержкой, т.е. только после окончания действия сигнала лог лог.. 0 на входе Т. Рассмотрим теперь сигнал на прямом выходе триггера. На логическом элементе D2 выполняется логическая операция ИЛИ-НЕ на лог лог.. 1, который продолжает поступать с выхода цепи обратной связи (выход с D5), т.к. происходит задержка в передаче сигнала лог лог..1 с прямого выхода триггера — Q (выход с элемента D3). В резуль результате тате выполнения операции ИЛИ-НЕ на элементе D4, с выхода D4 снимается сигнал лог лог.. 0, поступающий на один из входов D4. На элементе D4 выполняется операция И-НЕ на лог лог.. 0, т.к. и на другой вход D4 поступает без задержки сигнал лог лог.. 0 с инверсного выхода триггера ( Q =0) в резуль результате тате прохода сигнала лог лог.. 0 с входа Т на инверсный выход триггера (выход элемента D3). За счет выполнения элементом D4 операции И-НЕ на лог лог..0, с выхода D4, что равнозначно прямому выходу триггера (Q), снимается сигнал лог лог.. 1 (Q= Q=1). 1). Таким образом, по сигналу лог лог.. 0, поступающему по входу Т, состояние триггера изменилось с нулевого на единичноеQ(=0, Q= Q=1), 1), т.е. триггер устанавливается в единичное состояние — происходит «запись единицы», что доказывает возможность управления триггером сигналом лог лог.. 0. Аналогично можно рассмотреть работу Т-триггера по действию сигнала лог лог.. 1 и лог лог.. 0, когда Т-триггер находится в единичном состоянии. Триггер Т-типа, переключающийся по нулевому сигналу (лог лог.. 0) на информационном входе Т, называется триггером с инверсным входом Т. Результаты Резуль таты исследований, проведенных для определения функциональных взаимосвязей между аргементами в определении функции для построения схемотехнических решений в схеме синхронного одноступенчатого Т-триггера, показывают показывают,, что схемотехнические решения в функциональных схемах триггера в базисах И-НЕ и ИЛИ-НЕ не зависят от разновидностей функций, записанных для одного базиса. Таким образом, различного вида функции в базисе И-НЕ, созданные для одного вида триггера, создают одинаковые схемотехнические решения в функциональных схемах триггеров. 59

Аналогично одинаковые схемотехнические решения функциональных схем триггеров создаются и по базисным функциям ИЛИ-НЕ различного вида, созданных для одного вида триггера. Синхронный Т-триггер Синхронный одноступенчатый Т-триггер функциониру функционирует ет в соответствии с таблицей пееходов (табл. 7.12), которая составлена на основе высказывания. В соответствии с таблицей переходов (см. табл. 7.12) записываем закон функционирования синхронного одноступенчатого Т-триггера, который описывается характеристическим уравнением вида СДНФ — QQ TC∨ QT QTCQ CQ ∨∨TC QT QTC C. t CДНФ = Для построения функциональной схемы синхронного одноступенчатого Т-триггера необходимо получить переключательную функцию минимального вида и в одном базисе, для этого функцию вида Qt CДНФ минимизиру минимизируем ем и переведем в базис И-НЕ. Минимизируем Минимизиру ем функцию вида Qt CДНФ с помощью карты Карно (рис. 7.24) и переводим в базис И-НЕ. В результате минимизации получаем функцию вида ДНФ QQ TC∨ QC∨QT , которую переt ДНФ = водим в базис И-НЕ. QQ t ДНФ =

() CQ TQ () TC∨ QC ∨QT = QT QTCQ CQ ∨∨ ∨ QQ= TC ∨∨ QC

= QTCQ CQ ∨ ()CT CTQQ QQ= TC∨QC () TQ = QT QTCQ CQ ∧ () CT CTQQ QQ=

∨ TQ

=

t ИНЕ.

Таблица 7.12 Таблица истинности (переходов) синхронного одноступенчатого Т-триггера с прямыми входами Q T C Qt Описание процессов функционирования (перехода) триггера 0 0 0 0 хранение нуля (нулевое состояние) 0

1

0

0

0

0 хранение нуля (нулевое состояние)

1

1 0 хранение нуля (нулевое состояние) 1 1 1 запись (установка) 1 0 0 1 хранение единицы (единичное состояние)

1

1 0

1 хранение единицы (единичное состояние)

1

0 1 1 1

1 хранение единицы (единичное состояние) 0 запись (сброс) 0

0

1 60

Р ис. 7.24. М и н и м изи изиру рую ю ща щая я к ар арта та К арно д л я од однос ностт у пен пенч ч ат атого ого си син н х р он онного ного T-т ри ригг г е ра по п ря рямом момуу вы выхо ход д у д л я фу фун нк ции Q t С ДНФ

б

а Рис. 7.25. Одн Рис Однос осту ту пенч енчатый атый синхро нный Т-тригге р с прямыми вх вхо одами : а — фу фун н к ц ион иона а л ьн ьна а я схем схема а в б а зис зисе е ИИ-НЕ; НЕ; б — ус условное ловное г ра рафи фиче ческое ское обозначен об означение ие

Функциональная схема синхронного одноступенчатого Т-триггера в базисе И-НЕ, построенная по функции в базисе И-НЕQQ t ИНЕ = QQ t ИНЕ =

TC∧ QC () TQ

() TQ , и условное графическое обозначение представлены TC∧ QC

на рис. 7.25. Отличительной особенностью синхронного одноступенчатого Т-триггера является наличие входа синхронизации, созданного аналогично информационному входу Т, что потребовало увеличить количество входов в логических элементах И-НЕ. 61

Синхронный одноступенчатый Т-триггер в базисе ИЛИ-НЕ строится аналогично и переключается при условии , т.е. T == 00 и С 00 от сигнала лог лог.. 0, и является триггером с инверсными входами. 7.2.5. Двухтупенчатые (двухтактные) триггеры Особенность двухступенчатых триггеров состоит в том, что они содержат две триггерные структуры: одна из которых образует ведущий триггер, другая — ведомый триггер. Двухступенчатые триггеры, также как и одноступенчатые, могут быть как асинхронными, так и синхронными. Двухступенчатые триггеры называют также MSтриггерами или ОВ-триггерами. Название MS-триггеры происходит от начальных букв английских слов Master (хозяин — мастер) — ведущий триггер и Slave (раб — помощник) — ведомый триггер. Название ОВ-триггер происходит также от начальных букв слов «Основной» — ведущий триггер и «Вспомагательный» — ведомый триггер. Построение двухступенчатых триггеров вызвано повышением надежности переключения триггеров. Надежность преду предусматривает сматривает исключение неопределенного состояния в триггерах с любым функциональным признаком триггера (RS, D, T, JK), т.е. триггера любого типа. Одним из способов исключения неопределенного состояния является контроль состояния триггера при подаче любого сигнала управления. Организация контроля состояния триггера выполнена способом передачи сигналов с выходов триггера на его входы. Рассматривая даный вопрос в схеме счетного одноступенчатого Т-триггера, было замечено, что в триггере все-таки может возникать состязательный процесс (неопределенное состояние), что потребовало установки в цепях обратной связи элеметов задержки. Даже и при этом условии, в работе одноступенчатого триггера вводилось ограничение на действие входного синала управления: длительность сигнала управления (упр t ) должно быть меньше времени задержки в цепи связи выходов с входамизад (t ). При построении двухступенчатых триггеров снимается ограничение по длительности сигнала управления упр (t ) и исключается необходимость введения элементов задержки в цепи обратной связи выходов с входами. Это обеспечивается тем, что в двухступенчатом триггере входная информация управления принимается «ведущим» триггером (M — 62

мастер). При этом состояние ведомого триггера (S — помощник) сохраняется, до соответствующего момента времени, такое, которое было в момент прихода входной информации управления. Как только на ведущем триггере информация управления прекратит действовать, ведомый триггер переключается в состояние ведущего триггера. Для обеспечения этого необходимо контролировать состояние ведущего триггера ведомым триггером. Это можно осуществить путем подключения выходов ведущего триггера на информационные входы управления ведомого триггера. Отсюда можно сделать вывод о том, что ведущий и ведомый триггер соединяется последовательно между собой. Информационные входы управления ведущего триггера будут информационными входами управления двухступенчатого триггера, а выходы ведомого — выходами двухступенчатого триггера. Таким образом, управление процессами запоминания информации в двухступенчатом триггере происходит в два этапа. Такое управление можно осуществить только импульсом, по переднему фронту которого срабатывает ведущий триггер, а по заднему фронту импульса — ведомый. Это и является главным условием, обеспечивающим исключение состояний неопределенности в двухступенчатом триггере. Такую последовательность работы ведущего и ведомого триггеров можно осуществить сигналом синхронизации в синхронных триггерах, когда ведущий триггер срабатывает по переднему фронту импульса синхронизации, а ведомый — по заднему фронту импульса синхронизации. Создать такую последовательность позволяет элемент внутренней задержки сигнала, путем создания противофазных сигналов на входах синхронизации ведущего и ведомого триггеров. Существует Существу ет несколько способов подачи парафазных сигналов синхронизации на входы синхронизации двух ступеней триггера. В резуль результате тате этого рассуждения видно, что двухступенчатый триггер переключается в момент окончания входного управляющего сигнала. В соответствие с этим, и сигнал по цепи обратной связи всегда поступает на вход триггера после действия управляющего сигнала. При таких условиях, введение элементов задержки в цепи обратной связи не требуется, т.к. срабатывание двухступенчатого триггера происходит уже с задержкой, а обратная связь повыша63

ет надежность срабатывания триггера. Поскольку двухступенчатые триггеры работают с задержкой, то их еще называют динамическими триггерами, т.е. триггеры с динамическими входами. Построение двухступенчатых триггеров, также как и одноступенчатых, основано на описании процессов функционирования триггера, выраженных в словесной форме и таблицей переходов триггера, по которой производится построение триггера, как логического устройства, методом синтеза. В данном разделе этот вариант построения триггеров полностью рассматриваться не будет из-за его сложности. Рассмотрение построения отдельных схем двухступенчатых триггеров проведем на основе логического обоснования понятия двухступенчатого триггера — «ведущий–ведомый», т.е. по принципу последовательного соединения одноступенчатых триггеров. Некоторые дополнительные внешние и внутренние соединения в триггере определим методом синтеза на основе логического высказывания о процессе функционирования триггера, как логического устройства, имеющего два устойчивых состояния. Синхронный RS-триггер Построение синхронного двухступенчатого RS-триггера основано на последовательном соединении двух одноступенчатых синхронных RS-триггеров, входы синхронизации у которых получают фазоинверсные сигналы при действии общего синхросигнала на входе синхронизации двухступенчатого RS-триггера. Функциональная схема и условное графическое обозначение схемы синхронного двухступенчатого RS-триггера приведены на рис. 7.26. RS-триггер записывает информацию, поступающую по раздельным информационным входам S и R с приходом тактового единичного импульса по входу синхронизации С. По переднему фронту единичного импульса синхронизации информация записывается в ведущий триггер (состояние триггера определяется по сигналу на соответствующем информационном входе (S и R)). При этом состоянии ведомого триггера сохраняется, т.к. блокируется уровнем логического нуля с логического элемента D3.1, т.е. осуществляется задержка. По заднему фронту импульса синхронизации (перепад с 1 на 0) блокиру блокируется ется вход синхронизации ведущего триггера (М) 64

б а Ри с. 7.26 Рис 26.. Дв Двухс ухсту ту пенча нчатый тый синхро нный RSRS-тт риггер с прямыми вх вход одами ами:: а — фу фун н к ц ион иона а л ь на ная я с хем хема а в б а зи зисе се ИИ-НЕ; НЕ; б — ус условно ловное е г ра рафи фиче ческое ское обозн об означение ачение

и разблокиру разблокируется ется вход синхронизации ведомого триггера (S), т.к. создается на нем перепад с 0 на 1. Происходит запись информации в ведомый триггер, в соответствии с состоянием ведущего триггера. Таким образом, запись информации, поступающей по информационным входам S и R, задерживается на время, равное длительности тактового импульса. Из этого следу следует ет то, что двухступенчатый RSтриггер работает с внутренней задержкой на срабатывание ведомого триггера, относительно ведущего триггера. Это происходит за счет инверсии сигнала синхронизации на ведомой ступени, которая срабатывает по заднему фронту импульса синхронизации. Данный тип триггера является динамическим триггером, работающий по перепаду с 1 на 0, когда происходит окончательная запись состояния в ведомый триггер (S). Двухступенчатые синхронные RS-триггеры могут быть построены и без внутренней задержки сигнала синхронизации на ведомую ступень при записи информации в ведомый триггер (рис. 7.27 а), т.к. в схемном решении нет входа синхронизации в ведомой ступени. В схеме синхронного двухступенчатого RS-триггера без внутренней задержки на срабатывание ведомого триггера (рис. 7.27 а), вместо внутренней задержки и входа применено схемное решение, обеспечивающее управление ведущей ступенью триггера с контролем 65

б а Рис. 7.27 Рис 27.. Дв Двуу хступе нчатый синхро нный RS RS-- тр триггер иггер с пр прямыми ямыми вх вхо одами безз в н у т р ен бе енней ней за задер держ ж к и д л я в едо едомой мой с т у п ен ени: и: а — фу фун н к цион циона а л ьна ьная я схема в б а зис зисе е ИИ-Н Н Е; б — ус условное ловное г рафи рафиче ческое ское об обозн означение ачение

ее состояния. Для этого в схеме созданы цепи обратной связи с выхода элемента D1.4 на вход элемента D1.2 и с выхода элемента D1.3 на вход элемента D1.1. Это позволяет избежать неопределенного состояния в ведущей (первой) ступени (М) двухступенчатого триггера. Особенность данного класса триггеров состоит в том, что сигналы с информационных входов R и S воспринимаются триггерами обоих ступеней лишь в течении времени, когда на входе синхронизации С происходит переход с уровня лог лог.. 0 на уровень лог лог.. 1 (в базисе ИЛИ-НЕ с лог лог.. 1 на лог лог.. 0). Рассмотрим работу схемы (см. рис. 7.27 а). Пусть триггер хранит лог лог.. 1, т.е. находится в единичном состоянии (Q= Q=1, 1,Q =0; Q 1=1, Q1 =0; Q 2=1, Q2 =0). Наличие на синхронизирующем входе уровня R и S, C =0, независимо от комбинации входных сигналов на входах будет блокировать ведомый триггер, т.к. уровни логических единиц на выходах элементов D1.3 и D1.4 не смогут изменить состояние ведомого (S) триггера. Если необходимо установить триггер в нулевое состояние (записать 0), то перед подачей на вход C лог лог.. 1 (перепад с 0 на на1) 1) на установочный (информационный) вход R необходимо подать лог лог.. 0 S по( R =0 — триггер управляется нулевыми уровнями), а на вход дать лог лог.. 1 S ( =1 — триггер не управляется единицами). 66

В этом случае, при перепаде уровня сигнала по входу синхронизации C с лог лог.. 0 на лог лог.. 1, на выходе элемента D1.4 образу образуется ется уровень лог лог.. 0, устанавливающий ведомый триггер в нулевое состояние (Q= Q=0, 0, Q =1). Одновременно уровень лог лог.. 0 с выхода элемента D1.4 подается на вход элемента D1.2 и на выходе элемента D1.4 возникает и удерживается уровень лог лог.. 1 независимо от последующих изменений значения уровня сигнала по входуR . Это создает четкость срабатывания триггера. Необходимо отметить, что уровень лог лог.. 0 на выходе логического элемента D1.4 устанавливается в связи с тем, что на элементе D1.4 выполняется логическая операция И-НЕ на единицах. Сигналы лог.. 1 поступают с выходов элементов D1.2 (на элементе D1.2 вылог полняется операция ИЛИ-НЕ на лог лог.. 0 по входуR ) и D1.3 (ведущий триггер находится в единичном состоянии Q 1=1, Q1 =0), а также и по входу C , на входы D1.4. Изменение на входеC логического уровня с лог лог.. 1 на лог лог.. 0 заблокирует киру ет состояние ведомого триггера (S), т.е. он будет хранить лог лог.. 0. Если необходимо переключить триггер в единичное состояние, R =1 и S =0 и при смене уровня то необходимо установить по входам по входу C с 0 на 1 произойдет переключение ведомого триггера (S) из состояния 0 в состояние 1 (Q= Q=1, 1,Q =0). Таким образом, каждый новый переход уровня сигнала по входу C с 0 на 1 устанавливает состояние триггера в соответствии с сигналом на информационных входах R и S, т.е данный триггер является динамическим, срабатывающим по перепаду с лог лог.. 0 на лог лог.. 1 по входу сихронизации C и с инверсными информационными входамиR и S. Одновременная подача сигналов управления (лог лог.. 0) на информационные входы R и S не изменит состояния триггера при сигнале лог.. 1 на входе синхронизацииC , что исключает неопределенное лог состояние триггера и позволяет хранить информацию в триггере при неправильном (ошибочном) управлении по информационным входам R и S. Аналогично могут быть построены синхронные RSтриггеры на элементах ИЛИ-НЕ. Асинхронный Т-триггер Асинхронный двухступенчатый Т-триггер может быть построен на базе двухступенчатого синхронного RS-триггера с дополнитель67

б

а Рис. 7.28 Рис 28.. Двухс ту пенч енчатый атый ас асинхро инхро нный Т- тр триггер иггер с пр прямым ямым вх вход одо ом: а — фу фун н к ц ио иона нал л ьн ьна а я схе схема ма в б а зи зисе се ИИ-НЕ; НЕ; б — ус условное ловное г р афи афиче ческо ское е обозначен об означение ие

ными обратными связями, с помощью которых осуществляется контроль состояния триггера при управлении: выход Q соединяется с информационным входом R, а выходQ — с информационным входом S (рис. 7.28). Информационный (счетный) вход Т преобразован из входа синхронизации (С), который имеется в синхронном RS-триггере, т.к., при соединении раздельных информационных входов с соответствующими выходами, вход синхронизации остался единственным входом для подачи информационного сигнала. Рассмотрим работу схемы Т-триггера. Если триггер находится в нулевом состоянии (Q= Q=0, 0, Q =1), то по цепям обратной связи на входах R и S ведущего триггера (М) будет действовать уровни лог.. 0 на входе R и лог лог лог.. 1 на входе S. При поступлении на вход Т ведущего триггера первого счетного единичного импульса (Т= Т=1) 1) в ведущем триггере (М) запишется лог.. 1, т.е. ведущий триггер устанавливается в единичное состояние. лог Состояние ведомого триггера (S) не изменится, т.к. уровень логического нуля с выхода элемента D9 будет блокировать его состояние. По окончании действия единичного счетного импульса на входе Т (Т= Т=0), 0), ведомый триггер (S) установится в единичное состояние уровнем лог лог.. 1 с выхода элемента D7.1 и уровнем лог лог.. 1 с выхода 1 Q 68

Р ис. 7.29 29.. Вр Времен еменн н а я д и а г р ам амма ма с и г на налов лов на вход входе е и вы выхо хода дахх а си син н х р он онног ного о д ву вухст хстуу пен пенч ч ат атог ого о Т-т ри ригг г е ра

ведущего триггера (М) на элемент D5.1, на котором выполняется логическая операция И-НЕ. Таким образом, триггер полностью установится в единичное состояние по перепаду сигнала с лог лог.. 1 на лог лог.. 0 по входу Т. При поступлении на вход Т второго единичного импульса триггер вновь изменит свое состояние, т.е. установится в нулевое состояние. Таким образом, каждый импульс на входе Т переводит триггер в противоположное состояние. Как видно из временной диаграммы сигналов на входе (Т) и выходах (Q и Q ) Т-триггера (рис. 7.29), частота сигналов, снимаемых с выходов Т-триггера Q иQ , в два раза меньше частоты сигналов на входе Т, т.е. можно использовать Т-триггер как делитель частоты. Синхронный Т-триггер Синхронный двухступенчатый Т-триггер также может быть реализован на базе двухступенчатого синхронного RS-триггера или на основе асинхронного Т-триггера и дополнительных элементов логики И (рис. 7.30). Дополнительные элементы И (D1 и D2), установленные на информационных входах S и R ведущего триггера (М), предназначены для увеличения (расширения) количества входов S и R, чтобы при построении счетного входа была возможность сохранить информационные раздельные входы S и R для построения входа синхронизации С. В схеме синхронного двухступенчатого Т-триггера ведущая (М) и ведомая (S) ступень Т-триггера показана 69

б

а Рис. 7. 30. Дв Рис Двуу хступе н чатый синхро нный Т- тр триггер иггер с пр прямым ямым вх вход одом ом:: а — фу функ нкц ц иона ионал л ьно ьно--условн условна а я схема в ба базис зисе е И-НЕ; б — условно условное е г рафи рафическое ческое обо обозначение значение

в условном графическом обозначении синхронного одноступенчатого Т-триггера, и поэтому такая схема называется функциональная условно-графическая схема. Управление сихронным двухступенчатым Т-триггером осуществляется сигналами лог лог.. 1 при одновременном действии по входам Т и С. Например, пу пусть сть триггер находится в нулевом состоянии (Q= Q=0, 0, Т=0 0 и сигнале лог лог.. 1 на входе синхроQ = 1) . При сигнале на входе Т= низации С (С= С=1) 1) не произойдет переключение триггера, т.к. входы S и R ведущего триггера (М) заблокированы уровнем лог лог.. 0 с выходов D1 и D2. В этом случае происходит сохранение состояния триггера, т.е. хранение нуля. При наличии на входе Т сигнала высокого уровня (Т= Т=1) 1) каждый синхронизирующий импульс на входе С (С= С=1) 1) будет вызывать переключение триггера из одного состояния в другое, причем смена состояния, как и в двухступенчатом синхронном RS-триггере, происходит по заднему фронту действующего сигнала на входе С (перепад потенциала с лог лог.. 1 на лог лог.. 0). Синхронный D-триггер Двухступенчатый синхронный D-триггер строится на основе двухступенчатого синхронного RS-триггера, у которого информационные раздельные входы R и S в каждой ступени (М и S) необходи70

а

б

Рисс. 7.31. Двух Ри Двухсту сту пе пенчатый нчатый синхро нный D-тр иггер с прямыми вх вход одами ами:: а — фу фун н к ц ион иона а л ьно ьно--условна условная я схем схема а в ба базисе зисе ИИ-Н Н Е; б — ус условно ловное е г ра рафи фическо ческое е о бо бозначен значение ие

мо соедининить между собой через инверсию, образу образуя я входы D (рис. 7.31). В качестве элемента, выполняющего инверсию, применяется логический элемент И-НЕ (например, D1.1 и D1.2). Такое соединение раздельных информационных входов R и S позволяет исключить запрещенное состояние синхронного одноступенчатого триггера каждой ступени (M и S), т.к. на информационные входы R и S каждой ступени одновременно поступают только парафазные сигналы. Однако в схеме возможно исключить элемент И-НЕ в ведомой ступени, например, элемент D1.2, соединив соответственно выход Q1 ведущего триггера (М) со входом R 2 ведомого триггера — на схеме показано пунктиром. В этом случае также как и с элементом D1.2 входы S2 и R2 ведомого триггера (S) получают парафазные сигналы с выходов ведущего триггера (М). При подаче на вход С единичного сигнала (С= С=1) 1) ведущий триггер устанавливается в состояние, соответствующее уровню сигнала по входу D, например, при D= D=1 1 и С= С=1 1 ведущая ступень D-триггера находится в единичном состоянии (Q1 =1, Q1 =0). По заднему фронту сигнала (импульса) по входу С, т.е. перепад с лог лог.. 1 на лог лог.. 0 (С= С=0), 0), происходит передача состояния ведущего триггера (М) ведомому (S) — ведомый триггер в единичном состоянии (D= D=1, 1, С= С=0, 0, Q2=1, Q2 =0). Асинхронных двухступенчатых RS- и D-триггеров не существует,, т.к. изменение сигнала управления на информационных входах ет 71

ведет к одновременному переключению ведущего и ведомого триггеров. Одновременное переключение триггеров двух ступеней двухступенчатого триггера не является двухтактной работой, т.е. теряется смысл тактового включения — поочередного срабатывания ведущего и ведомого триггеров. JK-триггер. Триггеры JK-типа являются универсальными, т.к. при их построении созданы все условия, исключающие состояние неопределенности, и на их основе можно построить любой из ранее рассмотренных типов триггеров. Рассматривая построение двухступенчатых триггеров RS, T и D-типов, были применены различные способы, исключающие состояние неопределенности триггеров: – создание схемы двухступенчатого синхронного триггера, работающего по двухтактной схеме с элементом внутренней задержки на срабатывание ведомой ступени на время, равное длительности тактового импульса по входу синхронизации (рис. 7.26); – создание схемы двухступенчатого сихронного триггера, в которой схема ведущей ступени триггера (М) построена с контролем состояния, без внутренней задержки на срабатывание ведомой ступени триггера (рис. 7.27); – создание схемы двухступенчатого асинхронного триггера с полным контролем состояния по цепям обратной связи с выходов ведомой ступени триггера на раздельные информационные входы ведущей ступени (рис. 7.28). При этом в схеме с полным контролем состояния триггера, в котором контроль состояния организован с выходов ведомой ступени триггера (рис. 7.28) при включении цепей обратной связи на входы ведущей ступени триггера, прекращают действовать раздельные информационные входы S и R. Триггер в этом случае превращается в счетный и исключается конкретность установки (записи) определенного состояния триггера, т.к. каждый новый импульс по счетному входу T устанавливает триггер в состояние противоположное предыдущему,, т.е. снижена информационность. предыдущему Для восстановления раздельных информационных входов с целью повышения информационности в схеме двухступенчатого триггера, с полным контролем состояния триггера при управлении, 72

необходимо расширить количество входов в логических элементах, т.е. взять логические элементы с большим количеством входов, чем в схеме на рис. 7.28. Дополнительные входы элементов ведущего триггера можно использовать как раздельные информационные входы, что повышает информационность триггера. Поскольку в функциональной схеме такого триггера применены схемные решения, исключающие неопределенное состояние триггера и повышена информационность, за счет введения информационных раздельных входов, то такие триггеры называют универсальными. В универсальных триггерах раздельные информационные входы обозначаются J и K. При этом вход J эквивалентен входу S, а K — входу R. Асинхронный JK-триггер Рассмотреним построение двухступенчатого JK-триггера на основе логического понятия «ведущий–ведомый», т.е. по принципу последовательного соединения двух одноступенчатых асинхронных RS-триггеров в базисе И-НЕ, которые управляются единичными сигналами (лог лог.. 1). Для выполнения условия универсальности входов J и K в триггере, т.е. для исключения состояния неопределенности в триггере при управлении по этим входам, необходимо создать обратную связь, в которой прямой выход (Q 2) ведомой ступени соединяется с входом установки ведущей ступени в нулевое состояние (S1), а инверсный выход (Q2 ) ведомой ступени — с входом установки ведущей ступени (R1) в единичное состояние. Внешние соединения в триггере определим методом синтеза на основе логического высказывания о процессе функционирования триггера, как логического устройства, имеющего два устойчивых состояния. Составим логическое высказывание для определения внешних соединений в триггере, например, «Построить асинхронный двухступенчатый JK-триггер с прямыми информационными входами управления и с контролем состояния триггера при управлении». На основе высказывания определяем аргументы, которыми являются информационные входы управления J и K, а также исходное состояние триггера перед управлением, обозначаемое Q, и функQ, цию, которой является новое состояние триггера, обозначаемое 73

Таблица 7.13 Таблица истинности (переходов) асинхронного двухступенчатого JK-триггера с прямыми входами Q

J

K Qt Описание процессов функционирования (перехода) триггера

0

0

0

0 хранение нуля (нулевое состояние)

0

1

0

1 запись (установка) единицы

1

1

0

1 подтверждение единицы

1

0

0

1 хранение единицы

1

1

1

инвертирование, т.е. изменение состояния на противопо0 ложное состояние (переход из единичного в нулевое состояние — счетный режим)

0

0

1

0 подтверждение нуля

0

1

1

1

0

1

инвертирование, т.е. изменение состояния на противопо1 ложное состояние (переход из нулевого в единичное состояние — счетный режим) 0 запись нуля (сброс в нулевое состояние)

и составляем и заполняем таблицу переходов триггера. В таблице переходов (таблица истинности) триггера описывается с помощью символов лог лог.. 0 и лог лог.. 1 процесс функционирования асинхронного JK-триггера (табл. 7.13). Необходимо отметить, что в таблице переходов особое внимание заслуживают строки, в которых рассматриваются процессы одновременного управления по двум информационным входам J и K — подается лог лог.. 1 (J= J=1 1 и K= K=1). 1). В процессе рассуждений при заполнении таблицы переходов эти варианты преду предусмотрены смотрены для двух позиций: в исходном состоянии триггер находится в единичном состоянии (Q= Q=1, 1, J= J=1 1 и K= K=1), 1), и в исходном состоянии триггер находится в нулевом состоянии (Q= Q=0, 0, J= J=1 1 и K= K=1). 1). Для каждой позиции преду предусмосмотрено исключение неопределенного состояния и изменение состояния триггера на противоположное, соответственно при Q= Q=1, 1, J= J=1 1 и K= K=1 1 переход из единичного в нулевое состояние, а при Q= Q=0, 0, J= J=1 1 и K= K=1 1 переход из нулевого в единичное состояние. Поскольку при одновременном управлении по двум раздельным информационным входам триггер изменяет состояние, то такой режим работы триггера можно называть счетным режимом. 74

Р ис. 7.32 . М и н и м изи изиру рующ юща а я к а р та К арн арно о д л я д в у хс хстт у пе пен н ча чатог того о асин аси н х рон ронног ного о J K-т ри ригг гге е ра

В соответствии с таблицей переходов (см. табл. 7.13) записываем закон функционирования асинхронного двухступенчатого JKтриггера, который описывается характеристическим уравнением вида СДНФ: QtСДНФ = QJ QJK K∨ QJ QJK K∨∨QJ QJK K QJ QJK K. Используя Использу я карту Карно (рис. 7.32), производим минимизацию функции СДНФ и получаем характеристические уравнения вида ДНФ для асинхронного JK-триггера: QK Q ∨ JQ . t ДНФ = Для построения асинхронного JK-триггера в базисе И-НЕ, производим дополнительные преобразования уравнения вида ДНФ. QK t ДНФ =

∨ QK = QJ

∨ QQ ∨ QK = () QQ ∨∨ QJ QJ

Q=

= QK ∨ QQ = ( KQ )J∨ Q = () ∨ QJ QJ = QK ∨ () QJ

= () KQ∧ JQ = QQ

Q t ИНЕ

.

JK-триггер состоит из двух одноступенчатых асинхронных RSтриггеров, соединенных последовательно и с учетом функции ()KQ ∧ JQ , определяющей внешние дополнительные соQQ t ИНЕ = единения ведущей и ведомой ступеней между собой (рис. 7.33 а). Рассмотрим процесс переключения двухступенчатого асинхронного JK-триггера (см. рис. 7.33 а), построенного на логических элементах И-НЕ. Предположим, что начальное состояние JK-триггера нулевое (Q= Q=0, 0, Q =1). Под действием сигнала лог лог.. 0 по цепи обратной связи с выхода Q (Q= Q=0) 0) элемент D2 заблокирован. Это означает означает,, что любое изменение сигнала по входу K не изменит сигнал на выходе элемента D2, т.к. элемент D2 по сигналу лог лог.. 0 выполняет логическую операцию ИЛИ-НЕ. Логический элемент D1 разблокирован 75

б

а

в Рисс. 7.33. Двух ступе н чатый ас Ри асинхро инхро нный JK JK-- тр триггер иггер с пр прямыми ямыми вх вход одами ами:: а — фу фун н к ц иона ионал л ьн ьна а я схе схема ма в ба базис зисе е ИИ-НЕ; НЕ; б — условное г рафи рафичес ческое кое обозна обо значе чение ние с дин динамиче амиче скими вх вход одами, ами, в — с ст стати атическ чески и м у пр прав авлением лением

Q единичным сигналом (лог лог.. 1) по цепи обратной связи с выхода ( Q =1). Это означает означает,, что при подаче единичного сигнала по входу J элемент D1 выполняет логическую операцию И-НЕ, разрешая проход сигнала по входу J для управления триггером. Таким образом, при управлении по входу J единичным импульсом, по перепаду с нуля на единицу (J= J=1) 1) — передний фронт положительного импульса, ведущий триггер устанавливается в единичное состояние1(=Q 1, блокируется. ется. Блокировка осуQ1 =0), а ведомая ступень триггера блокиру ществляется по цепи с выхода элемента D1 на вход элемента D5 подачей нулевого сигнала (лог лог.. 0). По заднему фронту единичного (положительного) импульса по входу J (перепад с единицы на ноль J= J=1/0) 1/0) элемент D5 разблокируется ру ется единичным сигналом с выхода элемента D1. На элементе D5 выполняется логическая операция И-НЕ (лог лог.. 1 с D3 и D1), а на элементе D7 операция ИЛИ-НЕ (лог лог.. 0 с D4) и ведомый триггер переключается в единичное состояние (Q 2=1, Q 2 =0), а соответственно и весь триггер переключается в единичное состояние (запись 1 — Q=1, Q= 1, Q =0). При этом элемент D1 блокиру блокируется, ется, аналогично рассмотренной блокировки элемента D2 в нулевом состоянии, по цепи обратной связи с выходаQ ( Q =0), а элемент D2 разблокируется для пропуска пропу ска сигнала, подаваемого по входу K. Благодаря симметрии схемы, переключение триггера из единичного состояния в нулевое 76

состояние, под действием сигнала на входе K, протекает аналогично рассмотренному процессу процессу.. Таким образом, за счет организации цепей обратной связи с выхода Q на вход R J=1, 1, 1 и с выходаQ1 на вход S 1, сочетание сигналов J= K=0 K= 0 и K= K=1, 1, J= J=0 0 дает возможность переключать JK-триггер, соответственно, 1 (единичное) состояние и 0 (нулевое) состояние. Рассматривая принцип работы JK-триггера по функциональной схеме (см. рис. 7.33 а), делаем вывод о том, что входы J и K являются динамическими информационными входами, т.к. для изменения состояния триггера требу требуется ется подача импульсов по этим входам. Нетрудно убедиться и в том, что при J=K= J=K=1 1 JK-триггер изменяет свое состояние на противоположное, т.е. инвертиру инвертируется. ется. Следовательно, при подаче на входы J и K серии синхронно следующих сигналов J=K= J=K=1 1 JK-триггер работать будет в счетном режиме. В соответствии с этими рассуждениями можно составить таблицу таблицу,, определяющую работу JK-триггера без инвертирования (табл. 7.14), где знак «*» означает означает,, что логический уровень на входе может быть произвольным. Асинхронные JK-триггеры могут быть построены и со статическими информационными входами J и K, которые отличаются от ранее рассмотренного JK-триггера на рис. 7.33 а, отсутствием соединений с D2 на D6 и с D1 на D5, а входы на элементах D5 и D6 соединены между собой (показано пунктиром). Напомним, что с помощью перемычек с D2 на D6 и с D1 на D5 (рис. 7.33) создавалась внешняя (дополнительная) задержка передачи сигнала с входов J и K на ведомую ступень триггера, т.е. исключается возможность передачи сигнала лог лог.. 1 с выходов1 иQ Q1 на Таблица 7.14 Переходы асинхронного JK-триггера без инвертирования Вид перехода JK-триггера

Логические уровни на входах J

K

0→0

0

*

0→1

1

*

1→0

*

1

1→1

*

0 77

информационные входы ведомой ступени2 Jи K2, соответственно. Однако в схемах двухтактных триггеров вполне достаточно задержки самих логических элементов (2 ЛЭ), по входу J — D1 и D3 и по входу K — D2 и D4, что и позволяет исключить внешнюю задержку задержку.. Без цепей внешней задержки управление двухступенчатым асинхронным JK-триггером может осуществляться потенциалом, а срабатывание ведомой ступени происходит после срабатывания ведущей ступени без изменения сигналов на входах J и K. Ведомая ступень срабатывает с задержкой по отношению к времени начала импульса по входам J и K равным времени срабатывания ведущей ступени. В соответствии с тем, что для управления JK-триггером по входам J и K достаточно только потенциала, то входы J и K называются статическими, а триггер динамический, т.к. срабатывание ступеней двухступенчатого триггера происходит не одновременно, а последовательно. На функциональной схеме асинхронного двухступенчатого JK-триггера (см. рис. 7.33 а) на выходах логических элементов показаны элементы характеристического уравнения ()KQ ∧ JQ , объясняющие их реализацию в схемотехничеQQ t ИНЕ = ском решении внешних связей. В условном графическом обозначении асинхронного двухступенчатого JK-триггера (рис. 7.33 б) с динамическими входами управления J и K, динамические входы обозначены значком « » — треугольник, а статические входы — без знака треугольника. Синхронный JK-триггер Схема синхронного JK-триггера может быть реализована на основе асинхронного JK-триггера без внешней задержки передачи сигнала с входов J и K на ведомую ступень триггера, если построить вход синхронизации в каждой ступени триггера. Для построения входа синхронизации необходимо увеличить количество информационных раздельных входов в каждой ступени триггера, объединение которых позволит построить вход синхронизации. Увеличение количества раздельных входов J и K возможно за счет увеличения количества входов на логических элементах. Вход синхронизации ведомой ступени соединяется через инверсию с входом синхронизации ведущей ступени. 78

Также схему синхронного JK-триггера можно построить на основе двух синхронных одноступенчатых RS-триггеров, соединенных последовательно, а вход синхронизации ведомой ступени соединен через инверсию с входом синхронизации ведущей ступени. Для исключения состояния неопределенности при работе триггера, содается обратная связь, при которой прямой выход ведомой ступени 2()Q соединяется с раздельным входом установки ведущей ступени триггера в нулевое состояние (1R ), а инверсный выход ведомой ступени ( Q2 ) — с входом установки ведущей ступени триггера в единичное состояние (S1). Оба рассмотренных способа построения синхронного двухступенчатого JK-триггера равнозначны и приводять к одному и тому же схемотехничскому решению (рис. 7.34 а). На схеме синхронного JK-триггера применены трехвходовые логические элементы. Сигнал синхронизации на синхронизирующий вход ведомой ступени триггера С( 2 ) подается через инвертор, выполненный на элементе D9. Условное графическое обозначение синхронного JK-триггера показано на рис. 7.34 б. Рассмотрим работу синхронного двухступенчатого JK-триггера (см. рис. 7.34 а) при различных комбинациях входных сигналов.

а

б

Ри с. 7.34 Рис 34.. Двух ступе нча нчатый тый синхро нный JK JK-- тр тригге игге р с прямыми хо ход дами ами:: а — фу фун н к ц и она онал л ьн ьна а я схем хема а в б ази зисе се И-НЕ; б — ус условно ловное е г ра рафи фиче ческо ское е обозн об означение ачение 79

Пусть в исходном положении триггер находится в нулевом состоПусть янии (Q= Q=0, 0, Q =1), тогда на одном из входов элемента D1 будет лог лог.. 1, Q ( Q =1), а на одном переданная по цепи обратной связи с выхода из входов элемента D2 будет лог лог.. 0, переданный по цепи обратной связи с выхода Q (Q= Q=0). 0). При отсутствии сигнала синхронизации (единичного импульса) по входу С (С= С=0) 0) элементы D1 и D2 закрыты для прохода сигналов по входам J и K, независимо от их логического уровня (лог лог.. 0 или лог.. 1). лог При подаче на вход С единичного импульса по переднему фронту (перепад с 0 на 1, С= С=1) 1) открывается элемент D1 для пропу пропуска ска логической единицы по входу J. Одновременно с этим закроются элементы D5 и D6 сигналом лог лог.. 0, снимаемого с выхода элемента D9. Если теперь подать сигнал лог лог..1 на вход J, то на элементе D1 выполнится операция И-НЕ на единицах, и ведущая ступень JK-триггера (М) установится в единичное состояние (Q 1=1, Q1 =0). Однако сигналы с выходов ведущей ступени не могут изменить состояние ведомой ступени, т.к. элементы D5 и D6 закрыты нулевым потенциалом, поступающим по входу синхронизации (С2) ведомой ступени с элемента D9 (на элементах D5 и D6 выполняется функция ИЛИ-НЕ на лог лог.. 0, не создавая условия для пропу пропуска ска лог лог.. 1). По заднему фронту импульса синхронизации, по входу С, создается перепад с 1 на 0 и с элемента D9 по входу синхронизации ведомой ступени (С2) подается единичный потенциал на входы элементов D5 и D6, открывая их для прохода единичного потенциала с прямого выхода ведущей ступени (1Q ). На элементе D5 выполняется логическая операция И-НЕ на единичных сигналах (Q 1=1, C2=1), и ведомая ступень триггера становится в единичное состояние (Q2=1, Q2 =0), повторяя состояние ведущей ступени триггера. Таким образом, JK-триггер полность устанавливается в единичное состояние (Q= Q=1, 1, Q =0). Таким образом, в триггере данного типа изменение состояния ведомого триггера происходит только в моменты, когда потенциал по входу С переходит с 1 на 0. Поэтому говорят говорят,, что двухступенчатые триггеры тактируются фронтом (передним фронтом) или срезом (задним фронтом) в отличие от одноступенчатых триггеров, тактируемых ру емых потенциалом. 80

Совершенно аналогично сигнал лог лог.. 1, поданный по входу К (К= К=1), 1), установит триггер в нулевое состояние (Q= Q=0, 0, Q =1), при одновременном воздействии сигнала лог лог.. 1 по входу синхронизации С=1. С= 1. На основании проведенных рассуждений, нетрудно убедиться в том, что при J= J=1, 1, К= К=1 1 и С= С=1 1 JК-триггер изменяет свое состояние на противоположное. Следовательно, при подаче на вход С серии синхронизирующих импульсов, при J=К= J=К=1, 1, JК-триггер работает в счетном режиме. Существует Существу ет несколько разновидностей функциональных систем JК-триггеров, построенных в зависимости от вида характеристического уравнения, отражающего процесс функционирования триггера, и минимизированной функции в резуль результате тате минимизации. На рис. 7.35 а приведена функциональная схема JK-триггера, в которой вход синхронизации ведомой ступени не соединен через инверсию с входом синхронизации ведущей ступени 1С , а используются дополнительные внешние связи между ведущей (М) и ведомой (S) ступенями триггера. В схеме ведомой ступени построены два входа синхронизации — 2-1 2С -1 и С2-2, которые по дополнительным внешним связям соединены: С 2-1 с выходом элемента D1 ведущей ступени, а С2-2 с выходом элемента D2 ведущей ступени JK-триггера. Процесс функционирования схемы на рис. 7.35 а аналогичен процессу функционирования рассмотренной схемы синхронного

б а Рис. 7.35. Дв Рис Двуу хступе нча нчатый тый синхр онный JK JK-- тр триггер иггер с до допо полнитель лнитель ными связзям и и с прямы ми входа свя ходам ми: а — фу фун нк ц ион иона а льна ная я сх схема ема в базис исе е ИИ-Н НЕ; б — ус условно ловное е г ра рафи фическо ческое е об обо о значен значение ие 81

двухступенчатого JK-триггера схемы на рис. 7.34 а, с той лишь разницей, что передачу сигналов синхронизации на ведомую ступень триггера необходимо рассматривать по дополнительным связям. Как и все ранее рассмотренные триггеры, JK-триггеры также могут быть построены на логических базисных элементах ИЛИ-НЕ. Отличительная особенность схем на элементах ИЛИ-НЕ только в том, что управление будет осуществляться нулевым сигналом, т.е. триггер с инверсными информационными входами. 7.2.7. Некоторые особенности функциональных схем триггеров При построении функциональных схем триггеров часто приходится решать сложные задачи в схемотехнических решениях триггеров по заданным характеристическим уровнениям, полученым в результате синтеза схем триггеров. Основное решение этих задач часто осуществляется за счет применения логических элементов И-НЕ и ИЛИНЕ с достаточно большим количестом входов, т.е. за счет расширения количества входов по функциям И (ИЛИ) в логических элементах. Расширение входов логических элементов по И (ИЛИ) позволяет расширить функциональные возможности управления триггерами. К таким функциональным возможностям относятся: – создание цепей обратной связи с целью контроля состояния триггеров при управлении; – создание входов синхронизации, при построении синхронных триггеров; – создание цепей внешней и внутренней задержки; – исключение лишних элементов в функциональной схеме. Отмеченные функциональные возможности, которые реализуются только при достаточном количестве входов в логических элементах, что может быть достигнуто путем расширения количества входов в логических элементах, были показаны ранее при рассмотрении различных схем триггеров. Существует Существу ет и еще ряд функциональных возможностей, которые можно реализовать путем расширения количества входов в логических элементах. – увеличение количества информационных вход входов ов для расшире расшире-ния комбинационных возможностей в управлении (возможность управления от различных источников сигналов). 82

б а Рис. 7.36 Рис 36.. Одно дноступе ступе н ча чатый тый ас асин ин хро хронный нный RSRS-тт ригге р с ра рассшире нным колич еств ом инф инфор ормаци маци онных вх вход одов ов:: а — фу фун нк цион она а льн ьна а я схем хема а в ба базис зисе е И-НЕ; И-Н Е; б — ус условно ловное е г р афи афическо ческое е об обо о значен значени ие

Рассмотрим эту возможность на примере асинхронного одноступенчатого триггера RS-типа, показанного на рис. 7.36. Чтобы RS-триггер находился в бистабильном состоянии, т.е. в одном из состояний — 0 или 1, необходимо, чтобы на всех входах S12, S , S3, R12, RR, 3 одновременно поступали единицы (лог лог.. 1), т.к. схема управляется нулями. В этом случае триггер устанавливают в одно из состояний самопроизвольно при включении напряжения источника питания ЛЭ. Для установки триггера в единичное состояние достаточно подать нулевой сигнал, по крайней мере, на один из входов Si , а для установки триггера в нулевое состояние — на один из входов Ri. Таким образом, расширение информационных входов управления дает возможность реализовать функцию ИЛИ на нулях (0) по входам Si и Ri , т.е. возможность управления по нескольким входам. В условном графическом обозначении расширение по ИЛИ отмечается цифрой «1» в левом дополнительном поле обозначения входов, в данном примере «1» показана в поле входов Si и R i (см. рис. 7.36). Рассмотрим расширение информационных входов на примере синхронного одноступенчатого D-триггера (рис. 7.37 а) с прямыми входами управления. Установка D-триггера в единичное состояние может произойти только в том случае, если на все входы D одновременно подан единичный сигнал (D1=D 2=D 3 =1). Таким образом, расширение информационных входов управления дает возможность реализовать функцию И на единицах (лог лог.. 1). 83

а

б

Рис. 7.37. Одн Рис Однос осту ту пенча нчатый тый синхро нный D-тр иггер с рас расшире ширенным нным колич еств ом ин инфо фор рмаци онных вх вход одо ов: а — ф у нк нкц ц иона ль льна ная я сх схема ема в ба базис зисе е И-НЕ; И-Н Е; б — ус условное ловное г ра рафиче фическое ское обо обозначени значение е

В условном графическом обозначении D-триггера с расширением входа по И, показанном на рис. 7.37 б, расширение по И отмечается знаком-клише «&» (энд) или «&» в поле обозначения входов, в данном примере «&» отмечен в поле входов D. Из этого можно сделать вывод о том, что для управления триггером с расширением по И достаточным условием является подача лог.. 0 на один из одноименных входов, а при управлении единичлог ными сигналами (лог лог.. 1) требуется совместное управление по всем расширенным входам единичными сигналами. Таким образом, для триггеров с прямыми входами управления, при расширении входов, требу требуется ется совместное управление по всем входам одного типа, а для триггеров с инверсными входами управления, при их расширении, достаточным является управление по одному из входов одного типа. Например, при расширении прямого входа R (R1, R2) необходимым условием является одновременное R ( R 12, R ) управление по входу R лог.. 1, а при расширении входа 1 и R2 лог достаточным является управление по входу R 12или R нулевым сигналом (лог лог.. 0). – создание входов асинхронной ускоренной установки (сброса) в нулевое (0) или единичное (1) состояние триггеров и их блокировка. При построении более сложных функциональных схем на основе триггеров часто бывает необходимо одновременно устанавливать все триггеры в одно (исходное) состояние — единичное или нулевое. 84

Эта необходимость возникает в том случае, когда по условиям работы сложных функциональных схем с большим количеством совместно работающих триггеров необходимо точно знать первоначальное состояние всех триггеров. Так как триггеры являются устройством хранения информации, то и их состояние определяет количество информации в устройстве, что является важным условием для задания их первоначального состояния при запу запуске ске всей схемы. Для реализации такой возможности практически во всех схемах триггеров при их построении (создании, разработки) применяют дополнительные установочные входы ускоренной установки и создают установочные цепи входов для ускоренного сброса триггера в нулевое или единичное состояние. При создании дополнительных установочных входов ускоренной установки, наиболее экономически выгодным решением является использование многовходовых логических элементов, т.е. увеличение количества входов. Покажем пример построения дополнительных установочных входов ускоренной установки на схеме универсального JK-триггера (рис. 7.38). Установочный асинхронный вход ускоренной установки S позволяет устанавливать и блокировать триггер в единичном состоя-

б а Ри с. 7.38. Двух ступе нчатый синхро нный JK Рис JK-- тригге р с дополнитель ными входа вход а м и ускор ускорен енно ногг о с бр бро о са са:: а — фу фун н к ц ио иона нал л ь на ная я с хема в ба базз ис исе е ИИ-НЕ; НЕ; б — ус условное ловное г ра рафи фиче ческое ское об обоз означен начение ие 85

нии, а асинхронный установочный вход ускоренной установкиR позволяет сбрасывать (устанавливать) и блокировать триггер в нулевом состоянии. Установочный вход ускоренной установкиS построен путем дополнения входов на элементах бистабильных ячеек памяти (логические элементы D3 и D7) и объединения их между собой. Аналогично построен вход ускоренного сбросаR на элементах бистабильных ячеек памяти (логические элементы D4 и D8). Эти дополнительные входы ускоренной установки бистабильных ячеек памяти на элементах D3 и D7 и D4 и D8 являются входами элементарного асинхроного одноступенчатого RS-триггера в базисе И-НЕ, поэтому и созданные дополнительные входы ускоренной установки получили обозначениеS и R , а для асинхроного одноступенчатого RS-триггера в базисе ИЛИ-НЕ — S и R. Поскольку асинхронный одноступенчатый RS-триггер на элементах И-НЕ управляется нулями, то и входы ускоренной установки S и R обозначены с инверсией (черта над буквами). Действие асинхронных входов ускоренной установкиS и R позволяет установить бисстабильные ячейки памяти, а следовательно, и обе ступени триггера (M и S) в одно состояние, что и будет определять состояние всего триггера. Если объединить установочные входы ускоренной установки S и R всех триггеров сложной функциональной схемы, то триггеры одновременно установятся в одно, заданное состояние, в соответствии с выбранным входом Sи R. Таким образом, сигналом лог лог.. 0 по входу ускоренной установки Q=1, 1, S обеспечивается установка триггера в единичное состояние (Q= Q =0), а сигналом лог лог.. 0 по входуR — установка триггера в нулевое состояние (Q= Q=0, 0, Q =1). Сигналы по установочным (дополнительным) входам ускоренной установки действуют независимо от входа синхронизации, т.е. установка является асинхронной. При асинхронной установке по установочным (дополнительным) входам ускоренной установки необходимо учитывать условие, не допу допускающее скающее неопределенного состояния бистабильной ячейки памяти, т.е. сигнал установки по входам S и R не должен подаваться одновременно, т.к. комбинация для асинхронного одноступенчатого RS-триггера в базисе И-НЕ SR 0 является запрещенной. == == 86

Для исключения воздействия сигналов управления по информационным входам J и K на JK-триггер, при управлении по цепям дополнительных установочных входов ускоренной установкиS и R , входы ускоренной установки S и R также подключаются и к входным элементам (расширителям) асинхронного одноступенчатого RS-триггер каждой ступени (подключение входов D1, D2, D5, D6 к входам ускоренной установки S и R на рис. 7.38 показаны пунктиром). Входные элементы D1, D2, D5, D6 обеспечивают проход сигнала с универсальных информационных раздельных входов J и K для срабатывания ведущей ступени JK-триггера, а рассмотренное соединение позволяет исключить срабатывание ведущей ступени по сигналам с универсальных информационных раздельных вхоSи R. дов J и K, при управлении по входам ускоренной установки Таким образом, при воздействии установочного сигнала по входу S сигналы по входам J и C не смогут вызвать переключение ведущей и ведомой ступени JK-триггера. Это можно пояснить следующим образом, если по входуS=0, то на элементе D1 выполняется логическая операция ИЛИ-НЕ и сигналы лог лог.. 1 на входах J и С не смогут изменить логическую операцию на элементе D1, т.е. элемент D1 оказывается закрыт для приема лог лог.. 1. Аналогично действу действует ет и закрытие пропу пропуска ска сигнала со входа К при подаче сигнала по входу ускоренного сбросаR . Необходимо отметить, что при построении бистабильных ячеек памяти (асинхронный RS-триггер) на элементах ИЛИ-НЕ по установочным входам будет производиться управление единичными сигналами (лог лог.. 1). Построение схемы триггера остается аналогично рассмотренным, с учетом, что запрещенной комбинацией для одноступенчатых асинхронных RS-триггеров на элементах ИЛИ-НЕ является комбинация S=R= S=R=1, 1, т.е. нельзя одновременно подавать единичный сигнал по входам S и R. Установочные асинхронные входы S и R, как правило, преду предусмасматриваются во всех типах триггеров. На рис. 7.39 приведены условные графические обозначения некоторых типов триггеров с установочными асинхронными входами ускоренного сброса. Установочные входы ускоренного сброса S и R обозначаются в отдельном подполе дополнительного поля для 87

а

б

в

г

д

е

Р ис ис.. 7.39 39.. Ус ловные г рафи рафиче ческ ские ие о бозн бозначени ачения я некот некоторы орыхх т и пов т риг риггг еров с допо дополн лни и т ел ельн ьны ы м и вход входам ами и ускорен ускоренног ного о с бро броса са (уст установ ановкк и): а — синхр онный RSRS-тригге тригге р; б — синхро нный D-тр D-триггер иггер ; в — ас асинхро инхро нный D-триг D-т риггер гер;; г — синхро нный Т- тр тригге игге р; д — ас асин ин хро хронный нный Т- тр триг иг ге гер р; е — синхр онный JK JK-- тригге р

входов, в верхней и нижней частях, и указывают вид управляющего сигнала — прямой или инверсный. – создание дополнительных входов разрешения V Вход разрешения V, также как и все дополнительные входы, создается путем расширения количества входов на логических элементах. Действие этого входа предназначено для ограничения работы триггера, т.е. если по входу разрешения V подан сигнал запрет запрет,, то триггер будет сохранять свое состояние, независимо от сигналов на информационных входах. Покажем пример действия входа V на схеме одноступенчатого синхронного D-триггера (рис. 7.40). Очевидно, что D-триггер будет переключаться в состояние, соответствующее сигналу по входу D, лишь при условии С= С=1 1 и V= V=1 1 и условии, что нет сигнала установки по установочным входамS и R . При V= V=0 0 информация со входа D в D-триггер не принимается, т.к. уровень лог лог.. 0 по входу элементов D2 и D3 со входа V блокирует эти логические элементы, т.е. исключает проход сигнала лог лог.. 1, поступающего с входа D, на выход элементов D2 и D3 (в этом случае на элементах D2 и D3 выполняется логическая операция ИЛИ-НЕ на лог лог.. 0). Наличие двух входов С и V, практически одинаковых по построению, дает возможность использовать вход С для задания временных интервалов работы триггера, а вход V для разрешения приема информации со входа D. Условное графическое обозначение триггера приведено на рис. 7.40.

88

б а Р ис. 7.40. Од Однос ностт у пен пенча чаты тый й си син н хр хрон онны ный й DD-тт ри ригг ггер ер с в ходом ра разр зрешен ешени ия и ускоренног ускорен ного о сб сброс роса а (ус уста тановк новки и): а — ф у нк нкцио циона нал л ьн ьна а я схе схема ма в ба бази зисе се И-НЕ; б — условно условное е г ра рафи фическое ческое об обозначен означение ие

7.2.8. Одноступенчатые триггеры с динамическим управлением по входу синхронизации Одноступенчатые триггеры с динамическим синхронизирующим входом составляют особую группу триггеров, обладающую свойствами двухступенчатого синхронного триггера, но построенные с применением наименьшего количества логических элементов. Основные принципы функционирования таких триггеров определены при рассмотрении общих понятий о синхронных триггерах. Одноступенчатые синхронные триггеры со статическим управлением по входу синхронизации имеют имеют,, как и все одноступенчатые триггеры с раздельными входами, недостаток — состояние неопределенности при одновременном управлении по раздельным информационным входам, который проявляется даже при создании цепей обратной связи для контроля состояния триггера при управлении. Для исключения состояния неопределенности в триггерах были разработаны двухступенчатые триггеры. Однако анализиру анализируя я схемные решения двухступенчатых триггеров можно сделать вывод о том, что в функциональной схеме избыточное количество логических элементов. При синтезе различных схем триггеров (для примера рассмотрим функциональные схемы триггеров D- и JK-типов) можно получить функциональные схемы триггеров, работающие по аналогии с двухступенчатыми триггерами, но выполненные 89

с меньшим количеством логических элементов. В резуль результате тате разработок были созданы одноступенчатые триггеры с динамическим входом синхронизации (С). Данная группа триггеров является одноступенчатой, но обладает всеми свойствами двухступенчатого триггера, выполненная на меньшем количестве логических элементов. В одноступенчатом триггере с динамическим управлением по входу синхронизации процессы, связанные с переключением, происходят в течение короткого момента времени по переднему фронту сигнала по входу синхронизации. Если переключение триггера происходит по перепаду с 0 на 1 на входе С (управляется единичными импульсами), то триггер называется — триггер с прямым динамическим входом С, а при управлении по перепаду с 1 на 0 по входу С (управляется нулевым импульсом) — триггер называется с инверсным динамическим входом (С). Одноступенчатый D-триггер с динамическим входом синхронизации Рассмотренные схемы синхронных одноступенчатых D-триггеров отвечают всем требованиям, характеризующим принципы работы D-триггеров, и представляют собой элементарное преобразование триггера с раздельными информационными входами в триггер с входом D. Принцип записи информации, в рассмотренных D-триггерах, осуществляется по потенциалу на входе синхронизации (С), а состояние триггера определяется сигналом на входе D. Если проанализировать схему D-триггера на рис. 7.21, то видно, что если на входе С постоянный единичный уровень (С= С=1), 1), то изменение сигнала на входе D (0 или 1) приводит к изменению состояния триггера. Такой принцип функционирования синхронного одноступенчатого D-триггера нарушает основное понятие о назначении входа синхронизации — управление процессом переключения, при котором исключается вариант переключения триггера без изменения сигнала по входу синхронизации. Таким образом, D-триггер не должен изменять свое состояние без изменения сигнала по синхронизирующему входу входу,, независимо от того, какие изменения происходят или не происходят по входу D. 90

Для исключения в синхронном одноступенчатом D-триггере недостатка, при котором триггер изменяет свое состояние без изменения сигнала по синхронизирующему входу входу,, в практических схемах синхронных одноступенчатых D-триггеров применено схемотехническое решение с динамическим входом синхронизации. Практические схемы одноступенчатых D-триггеров с динамическим входом синхронизации, разработанные на основе синтеза триггера, как логического устройства, построены на основе асинхронных одноступенчатых RS-триггеров и также отвечают всем свойствам работы триггеров D-типа. На рис. 7.41 а показана функциональная схема сихронного одноступенчатого D-триггера с динамическим синхронизирующим входом С (триггер управляется фронтом синхросигнала С). Базо-

а

б

Рис. 7.41. Одн Рис Однос осту ту пе пенча нчатый тый синхронный DD-тригге тригге р с динамиче ским входом вход ом си син н хрон ониз иза ац ии и вход входа ам и ускор ускоре енног ного о сбр бро оса и ус усттановк новки и: а — фу фун н к цион иона а л ьн ьна ая схем хема а в ба зис зисе е ИИ-НЕ; НЕ; б — услов условное ное г р аф афи и че ческо ское е обозн об означение ачение 91

вая основа схемы этого триггера состоит из трех RS-триггеров, двух входных триггеров (триггер Т1 — элементы D1, D2 и триггер Т2 — элементы D3, D4) и выходного триггера (триггер Т3 — элементы D5, D6). Работа одноступенчатого D-триггер с динамическим управлением по входу синхронизации по аналогии напоминает работу двухступенчатого триггера, т.е. работает на два такта синхроимпульса (C). Функции ведущего триггера (M) выполняют триггер Т1 (элементы D1, 1,D D2) и триггер Т2 (элементы D3, D4), построенные на основе асинхронных одноступенчатых RS-триггеров и соединенные между собой кольцевой связью: выходQ2 с входом S1 , выход Q1 с входом S2 . За счет такой связи оба триггера (Т1 и Т2) контролируют состояние друг друга. Функции ведомого триггера (S) выполняет триггер Т3 (элементы D5, D6). Вход синхронизации (C) построен аналогично входу синхронизации в синхронном одноступенчатом D-триггере (схема на рис. 7.21), если считать, что на элементах D2, D3, D5 и D6 выполнена схема асинхронного одноступенчатого D-триггера. В этом случае можно считать, что элемент D2 в схеме заменен RS-триггером T1, а элемент D3 в схеме заменен RS-триггером Т2. Рассмотрим принцип функционирования одноступенчатого D-триггера с динамическим управлением по входу синхронизации. При С= С=0 0 на выходах Q1 и Q2 сигнал лог лог.. 1 (Q1=Q 2=1) и выходной триггер Т3 работает в режиме хранения информации, а триггеры Т1 и Т2 — в режиме приема информации по входу D, при этом , QQ означает,, ∧ QQ ∧ DD = 1∧ = D . Это означает = QQ 1∧ DD 11= 21= 2 == 2 D что всегда в одном из двух триггеров Т1 или Т2 на обоих выходах, прямом и инверсном, выходные сигналы равны лог лог.. 1 при отсутствии единичного сигнала по входу синхронизации, т.е. при C= C=0 0 один из триггеров (T1 или T2) находится в неопределенном состоянии. Сигнал по входу D определяет определяет,, какой из триггеров, T1 или T2, находится в неопределенном состоянии. При D= D=0 0 и C= C=0 0 триггер T2 находится в неопределенном состоянии (Q 2=1 и Q2 =1), а триггер Т1 находится в нулевом состоянии (Q1=0, Q1=1). При D= D=1 1 и C= C=0 0 триггер Т2 находится в единичном состоянии, а триггер Т1 — в неопределенном состоянии. 92

Таким образом, можно сделать вывод о том, что триггер Т1 осуществляет запись нулевого значения сигнала по входу D (D= D=0), 0), а триггер Т2 — единичное значение сигнала по входу D (D= D=1), 1), как триггеры первой ступени двухступенчатого триггера при отсутствии единичного сигнала синхронизации (C= C=1), 1), т.е. при C= C=0. 0. Допустим, Допу стим, что по входу D лог лог.. 1 (D= D=1) 1) при C= C=0, 0, тогда триггер Т2 находится в единичном состоянии (Q 2=1, Q2 =0), а триггер Т1 в неопределенном состоянии (Q 1=1, Q1=1). В соответствии с этим, можно сделать вывод о том, что выходной триггер Т3 не управляется, т.к. на входахS3 и R3 присутствует лог лог.. 1 SQ ( 3Q== 1 11 ). ; R3 ==Q2 S Отсюда можно сделать вывод о том, что выходной триггер Т3 хранит то состояние, в котором он находился. По переднему фронту единичного импульса синхронизации (C= C=1 1 – перепад с нуля на единицу 0/1) триггер Т1 становится в единичное состояние (Q1=1, Q1=0), т.е. исключается неопределенное состояние и происходит запись единицы в Т1, а триггер Т2 остается в единичном состоянии. В резуль результате тате этого на выходе Q1 формируется лог лог.. 0, который переводит выходной триггер Т3 в единичное состояние, если Т3 находится в нулевом состоянии, или подтверждается единичное состояние, если Т3 находится в единичном состоянии. Если теперь при сигнале С= С=1 1 изменить сигнал по информационному входу D, то состояние триггера не изменится. Докажем это на нашем примере. При С= С=1 1 и единичном состоянии триггера Т1, изменение сигнала на входе D с единицы на ноль (D= D=0) 0) изменит только уровень сигнала по входу S1 на единичный ( S1 =1), однако, RS-триггер на элементах И-НЕ не управляется единичным сигналом. Таким образом, не изменится и сигнал по входу S3 триггера Т3 (S3 =0), и триггер останется в единичном состоянии. Триггер Т2 окажется в неопределенном состоянии (2Q =1, Q2 =1). По заднему фронту импульса синхронизации (С= С=0), 0), перепад с единицы на ноль 1/0, триггер Т1 перевернется в нулевое состояние 1(=Q0, Q1 =1 — запись нуля в триггер Т1 в соответствии с сигналом по входу D). Следующий единичный импульс синхронизации С= С=1 1 (по перепаду с 0 на 1 — 0/1) триггер перевернется в нулевое состояние. Таким образом, одноступенчатый синхронный D-триггер с динамическим входом синхронизации срабатывает по переднему фронту импульса синхронизации (лог лог.. 1) и не реагирует в течение всего вре93

мени действия сигнала синхронизации на изменение уровня сигнала по информационному входу D. Данная схема также может быть построена с дополнительным входом сброса (R) и установки (S), что и прказано на схеме рис. 7.41 а. Условное графическое обозначение сихронного одноступенчатого D-триггера, построенного по схеме с динамическим входом синхронизации, показано на рис. 7.41 б. Одноступенчатый JK-триггер с динамическим входом синхронизации На основе базовой основы синхронного одноступенчатого D-триггера с динамическим входом синхронизации можно построить синхронный одноступенчатый JK-триггер с динамическим входом синхронизации, который обладает всеми свойствами двухступенчатого синхронного JK-триггера: – наличие информационных универсальных раздельных входов установки в единичное и нулевое состояние J и K; – отсутствие состояния неопределенности при одновременном управлении по раздельным универсальным информационным входам J и K. Одна из функциональных схем одноступенчатых синхронных JK-триггеров и условное графическое обозначение этой функциональной схемы JK-триггера показаны на рис. 7.42. Базовой основой рассматриваемой схемы JK-триггера, как и в схеме синхронного одноступенчатого D-триггера с динамическим входом синхронизации, являются два входных асинхронных одноступенчатых RS-триггера: Т1 (элементы D1, D2) и Т2 (элементы D3, D4), соединенные между собой кольцевой связью — выход Q1 с входом S2 и выход Q2 с входомR1 , для контроля состояния при управлении по входам J, K и C, и выходной асинхронный одноступенчатый RS-триггер T3 (элементы D5, D6), соединенный обратной связью с входами входных триггеров T1 и T2 для контроля состояния при управлении — выход Q 3 с входомS1 и выход Q3 с входом R 2 . Выходы асинхронного одноступенчатого RS-триггер T3 являются выходами синхронного одноступенчатого JK-триггера (Q3=Q и Q3 = Q). Выход Q контролиру контролируется ется триггером T1, а выходQ контролиру контролируется ется триггером T2, но т.к. T1 и T2 контролируют друг друга, то каждый 94

а

б

Ри с. 7.42. Одн Рис дноступ оступ енча нчатый тый синхро нный JK JK-- тригге р с дина миче ским вх вхо одом син си н хр хрон ониз изац аци и и и в хода ходам м и уско ускорен ренног ного о сб сбро роса са и ус уста тановк новки и н а б аз азов овой ой о снове D-т ригг ера: а — фу фун н к цио циона нал л ьн ьная ая схем схема а в ба базисе зисе ИИ-НЕ НЕ с п рям рямы ы м и вхо входа дами; ми; б — условно условное е г рафи рафиче ческое ское о боз бозначени начение е

из триггеров T1 и Т2 контролиру контролирует ет сигнал обоих выходов выходного триггера Т3 (Q и Q ). Необходимо отметить то, что синхронный одноступенчатый JKтриггер можно построить и на основе синхронного одноступенчатого RS-триггера. При построении одноступенчатого синхронного JK-триггера на основе одноступенчатого синхронного RS-триггера (рис. 7.43) необходимо вводить обратную связь для контроля состояния триггера, элементами которой будут D5, D6, D7 и D8. Входы S и R в этом случае автоматически преобразуются в J и K входы. Однако наличие обратной связи в схеме RS-триггера требу требует ет,, чтобы логические элементы связи осуществляли задержку передачи сигнала с выхода на вход для исключения состязательности в триг95

а

б

Рис. 7.43. Од Рис. Одн ноступе н ча чатый тый син хро хронный нный JK JK--тригге р с пр прямыми ямыми вх вход одами ами на о снов снове е R S -т ри ригг г ер ера: а: а — фу фун н к ц ион иона а л ьн ьна а я с хем хема а в б а зи зисе се ИИ-НЕ НЕ с п ря рям м ыми входам входа м и; б — ус условно ловное е г р афи афиче ческое ское об обо о значен значение ие

гере, т.е. необходимо рассчитывать количество ЛЭ в цепи обратной связи, которые обеспечат необходимое время задержки за счет внутренней задержки каждого ЛЭ. Если задержка в цепи обратной связи отсутствует отсутству ет,, то триггер может быть в неопределенном состоянии, это было рассмотрено на примере функциональной схемы асинхронного одноступенчатого Т-триггера (см. рис. 7.22). Таким образом, в данном варианте имеются определенные ограничения, требующие особых условий для устойчивой работы триггера из-за необходимости расчетов количества ЛЭ. При этом даже и при правильном расчете необходимого количества необходимых ЛЭ в процессе работы из-за различных внешних факторов внутренняя задержка в каждом ЛЭ может изменяться, что также может нарушить стабильность работы триггера. Если провести сравнение построения функциональных схем одноступенчатых синхронных триггеров — JK-триггера, на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации (рис. 7.42 а), и JK-триггера, на основе одно96

ступенчатого синхронного RS-триггера (рис. 7.43 а), то можно заметить, что в схеме JK-триггера на рис. 7.42 а триггер Т1 заменяет элемент D1 в схеме на рис. рис.42, 42, а триггер Т2 — элемент D2. Вход J аналогичен входу S, а вход K аналогичен входу R. При сравнении вариантов функциональных схем одноступенчатых синхронных JK-триггеров по построению и работе элементов задержки в цепях обратной связи можно отметить, что в схеме JK-триггера на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации задержка определяется путем установки триггеров Т1 и Т2 в определенное состояние в зависимости от состояния триггера Т3 за счет контроля его состояния по цепям обратной связи, время задержки которых не зависит от количества ЛЭ в цепях обратной связи. Таким образом, схема JK-триггера, на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации (см. рис. 7.42 а), обеспечивает устойчивую работу работу.. Вход синхронизации (C) и информационные раздельные входы (J и K) в схеме JK-триггера, построенной на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации, создаются аналогично построению входа синхронизации (С) и раздельных информационных входов (S и R) в схеме синхронного одноступенчатого RS-триггера. Рассмотрим функционирование JK-триггера, на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации, при различных комбинациях сигналов на входах С, J и К и состояние триггера. При С= С=0, 0, J= J=0, 0, К= К=0 0 и нулевом состоянии JK-триггера (Q= Q=1, 1, Q =0) и триггера Т3 (Q3=0, Q3 =1), триггер Т1 находится в неопределенном состоянии (Q1=1, Q1=1), а триггер Т2 в единичном состоянии (Q 2=1, Q2 =0). Для установки JK-триггера в единичное состояние необходимо на вход J подать лог лог.. 1 (J= J=1) 1) и единичный импульс на вход синхронизации (С= С=1). 1). С приходом единичного (положительного) импульса (лог лог.. 1) на вход С по переднему фронту импульса (перепад с 0 на 1 — 0/1), триггер Т1 переключается из неопределенного состояние в единичное состояние (Q1=1, Q1 =0) и переключает триггер Т3 в единичное состояние (Q3=1, Q3 =0). Таким образом, все три триггера 97

(Т1, Т2, Т3) находятся в единичном состоянии, следовательно, и общее состояние JK-триггера — единичное (Q= Q=1, 1,Q =0). Изменение сигнала на входе J с 1 на 0 (перепад с 1 на 0 — 1/0) не изменит состояние триггера Т3, а значит и общее состояние JK-триггера, в этом случае только триггер Т2 станет в неопределенное состояние. Если управлять JK-триггером в нулевом состоянии (Q= Q=0, 0,Q =1) одновременно по входу J и К, то по переднему фронту единичного импульса синхронизации (С= С=1) 1) триггер Т2 переходит в неопределенное состояние (Q2=1, Q2 =1), а триггер Т1 в единичное состояние (Q1=1, Q1 =0). Это означает означает,, что JK-триггер не имеет неопределенного состояния при одновременном управлении по двум информационным входам J и К (С= С=1, 1, J= J=1, 1, К= К=1). 1). При С= С=0, 0, J= J=0, 0, К= К=0 0 и единичном состоянии JK-триггера (Q= Q=1, 1, Q =0), триггер Т2 находится в неопределенном состоянии (2Q =1, Q2 =1), а триггер Т1 в нулевом состоянии (Q 1=0, Q1 =1). Для установки триггера в нулевое состояние необходимо на вход К подать лог лог.. 1 (К= К=1) 1) и единичный импульс на вход синхронизации (С= С=1). 1). С приходом лог лог.. 1 на вход С (перепад с 0 на 1 — 0/1) триггер Т2 переключается из неопределенного состояния в нулевое состояние (Q2=0, Q2 =1) и переключает триггер Т3 в нулевое состояние (3Q =0, Q3 =1), следовательно, и общее состояние JK-триггера — единичное (Q= Q=0, 0, Q =1). Таким образом, все три триггера (Т1, Т2, Т3) находятся в нулевом состоянии. Изменение сигнала по входу К с 1 на 0 (перепад с 1 на 0 — 1/0) не изменит состояние триггера Т3, а значит и общее состояние JKтриггера, в этом случае только триггер Т1 станет в неопределенное состояние. Исследование процесса функционирования JK-триггера с динамическим входом синхронизации (С) показало, что триггер Т1 производит «предварительное» запоминание единичного состояния, соответствующее единичному сигналу по входу синхронизации (С) при С= С=0, 0, а триггер Т2 — «окончательное» запоминание единичного состояния по перепаду сигнала по входу С с 1 на 0 и перенос этого состояния в выходной триггер Т3. Триггер Т2 производит «предварительное» запоминание нулевого состояния, а триггер Т1 — «окончательное» запоминание нулевого состояния и перенос этого состояния в выходной триггер Т3. 98

а

б

Р ис. 7.44. Услов словно ное е г ра рафи фиче ческо ское е об о зн значен ачение ие о д но ноcт cтууп ен енч ч ат аты ы х три г г е ров с динамиче ским вх вхо одо дом м синхро ни низации зации в баз бази исе И ЛИ ЛИ--НЕ с инверс ными входа вход а м и : а — JK JK--три тригг ггер; ер; б — D-т D-три ригг ггер ер

В условном графическом обозначение JK-триггера с динамическим входом синхронизации на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации (см. рис. 7.43 а), также как и на функциональной схеме, показаны асинхронные входы ускоренного сброса (установки)S и R . Рассмотренные D- и JK-триггеры c динамическим входом синхронизации являются триггерами с прямыми динамическими входами С, т.к. управляются по входу С единичными импульсами и срабатывают по перепаду с 0 на 1 (перепад с 1 на 0 — 1/0). Это отражено в условном графическом обозначении триггера по входу С. Аналогично могут быть построены схемы JK-триггера и D-триггера с динамическим входом синхронизации, на базовой основе синхронного одноступенчатого D-триггера с динамическим входом синхронизации, но с инверсными динамическими входами синхронизации С, срабатывающие по перепаду с 0 на 1 (перепад с 0 на 1 — 0/1) на логических элементах ИЛИ-НЕ. Условное графическое обозначение одноступенчатых D- и JK-триггеров с инверсными входами, построенных в базисе ИЛИ-НЕ, показано на рис. 7.44. 7.2.9. Схемотехнические решения по преобразованию триггеров При проектировании схем сложных логических устройств возникает необходимость в применении триггеров различных типов по классификации: по способу записи и управления информацией, организации логических связей и другим признакам. Однако применение в схеме логического устройства триггеров разных типов по классифи99

кации усложняет технологическую конструкцию и технологический процесс настройки и обслуживания логических устройств. Сложность технологической конструкции устройства, а следовательно, и технология настройки и обслуживания логических устройств, уменьшается при уменьшении количества разнотипных элементов в схемотехническом решении, что значительно повышает качество работы устройства. Таким образом, для построения логического устройства с наиболее хорошими качественными показателями, необходимо применять по возможности необходимый минимум разнотипных элементов. Применительно к триггерам, необходимо применять по возможности триггер одного типа по классификации — базовый, на основе которого можно создать триггеры любого типа по классификации. Наиболее преобразу преобразуемым, емым, т.е. базовой основой, является универсальный JK-триггер, на основе которого можно создать триггер любого типа. Однако и другие рассмотренные схемы триггеров допускают преобразование в другие типы триггеров на основе различных модификации, не требующих изменения функциональной схемы, а только методом создания внешних дополнительных соединий между выходами и входами, т.е. могут быть базовой основой для создания триггеров других типов. Вопрос модификации (преобразование) триггеров особенно актуален, т.к. рассматривается применительно к схемам триггеров, схемотехнические решения которых выполнены в интегральном исполнении — ИМС, что не позволяет изменить внутреннюю структуру функциональной схемы. Новые типы триггеров, построенные на базовой основе функциональной схемы триггера одного типа методом создания внешних дополнительных соединий между выходами и входами, должны удовлетворять всем требованиям триггера того типа, в который преобразовывась базовая основа. Например, если преобразовывали синхронный JK-триггер в асинхронный Т-триггер, то новый, преобразованный триггер должен работать в соответствии с функциями переходов, относящихся к Т-триггеру Т-триггеру.. На рис. 7.45 показаны несколько вариантов преобразований отдельных типов триггеров в триггеры других типов методом создания внешних дополнительных соединий между выходами и входами базовой основы: 100

а

б

д

в

ж

е

и

г

к

з

л

Р ис. 7.45. В ариа ариан н т ы с хем п ре рео о бра бразз ова ован н и я т ри ригг г ер еров: ов: а — из R S в Т; б — из D в Т; в — и з D в D c вхо входом дом р аз азр р ешен ешени и я; г — и з си син н х ро ронно нного го JK в ас асинхро инхро нный JK; д — из J K в D; е — и з R S в JK JK;; ж — и з R S в D; з — из си син н хр хрон онног ного о JK J K в си син н хр хрон онн н ый Т; и — из си син н хр хрон онног ного о JK JK в ас асинхро инхро нный Т; к — и з D в Т; л — из D в Т

1) синхронный RS-триггер в асинхронный Т-триггер (счетный); 2) синхронный D-триггер в асинхронный Т-триггер (счетный) с динамическим входом синхронизации; 3) синхронный D-триггер в синхронный D-триггер с входом разрешения и с динамическим входом синхронизации; 4) синхронный JK-триггер в асинхронный Т-триггер (счетный); 5) синхронный JK-триггер в синхронный D-триггер; 6) синхронный RS-триггер в синхронный JK-триггер; 7) синхронный RS-триггер в синхронный D-триггер; 101

8) синхронный JK-триггер в синхронный Т-триггер; 9) синхронный D-триггер со входом разрешения V в синхронный Т-триггер; 10) синхронный D-триггер в асинхронный Т-триггер. В схемах преобразования триггеров обозначение «1» на входах преобразуемого преобразу емого триггера показывает показывает,, что на данные входы в преобразованном триггере постоянно должен действовать сигнал высокого уровня — лог лог.. 1. Варианты преобразования триггеров, представленные на рис. 7.45, отображают только незначительную часть возможностей отдельных триггеров, которые основаны на основных требованиях построения триггеров различных типов. В практических схемах триггеров, различных серий ИМС, возможны свои, особые, схемотехнические решения внутри функциональной схемы триггера, но для преобразования схем эти особенности не влияют на основные принципы построения триггеров при их преобразовании из одного типа в другой. В заключение раздела о триггерах необходимо отметить то, что практические схемы триггеров в ИМС иногда более сложные, по сравнению с функциональными схемами, рассмотренными при изучении основных принципов построения и функционирования триггеров. Однако, основываясь на основных принципах построения и функционирования триггеров (логические основы построения и функционирования триггеров) различных типов, можно достаточно точно определить процесс работы и функциональные особенности более сложных схем триггеров. Анализ сложных схем позволит записать характеристическое уравнение, описывающее процесс функционирования триггера, и составить таблицу переходов триггера, которая покажет возможные варианты действия сигналов по входам, влияющие на состояние триггера. Из рассмотренного следу следует ет,, что триггеры осуществляют запоминание информации и остаются в данном состоянии после прекращения действия переключающих сигналов. Поэтому их относят к классу устройств, которые носят название конечных автоматов, т.е. устройств, имеющих память об их предыдущем состоянии. Триггеры широко используются при цифровой обработке информации в устройствах автоматики и телемеханики, вычислительной технике, измерительной технике и т.д. 102

вопросы и задания для самоконтроля 1. Каковы основные понятия о триггерах в интегральной схемотехнике? 2. Приведите классификацию триггеров в интегральной схемотехнике. 3. Дайте характеристику и условные обозначения интегральных триггеров по видам. 4. Каково назначение и условное обозначение входов и выходов триггеров в интегральной схемотехнике? 5. Назовите правила определения состояния триггера и управления триггером. 6. В чем состоит принцип построения функциональной схемы и условное графическое обозначение одноступенчатого аси асинх нхр рон ногго RS-триггера? Алгоритм упра но рав вле лен ния одноступенчатым аси асин нхро хр онн нны ым RS-триггером? 7. В чем состоит принцип построения функциональной схемы и условное графическое обозначение одноступенчатого си син нхр хро онногго RS-триггера? Алгоритм уп но упр рав авл лен ени ия одноступенчатым син хро хр онн нны ым RS-триггером? 8. Начертите таблицу истинности процессов функционирования одноступенчатого асин асинх хрон онн ног ого о RS-триггера. 9. Начертите таблицу истинности процессов функционирования одноступенчатого син синх хрон онн ног ого о RS-триггера. 10. В чем состоит принцип построения функциональной схемы и условное графическое обозначение одноступенчатого си син нхр хро онногго D-триггера? Алгоритм уп но упр равл вле ени ния я одноступенчатым си син нхро хр онн нны ым D-триггером? 11. Начертите таблицу истинности процессов функционирования одноступенчатого син синх хрон онн ног ого о D-триггера. 12. В чем состоит принцип построения функциональной схемы и условное графическое обозначение одноступенчатого аси асинх нхр рон ногго Т-триггера? Алгоритм упр но упра авл вле ения одноступенчатым асин хро хр онн нны ым Т-триггером? 13. Начертите таблицу истинности процессов функционирования одноступенчатого асин асинх хрон онн ног ого о Т-триггера. 14. В чем состоит принцип построения функциональной схемы и условное графическое обозначение двухступенчатого си синх нхр рон ногго RS-триггера? Алгоритм упр но упра авле лен ния двухступенчатым си син нхро хр онн нны ым RS-триггером? 103

15. Начертите таблицу истинности процессов функционирования двухступенчатого син синх хро ронн нног ого о RS-триггера. 16. В чем состоит принцип построения функциональной схемы и условное графическое обозначение двухступенчатого син синххро рон нногго JK-триггера? Алгоритм упр но упра авл влен ения ия двухступенчатым си син нхро хр онн нным ым JK-триггером? 17. Начертите таблицу истинности процессов функционирования двухступенчатого син синх хро ронн нног ого о JK-триггера. 18. Сделайте необходимые построения для перехода от двухступенчатого син синхр хрон онн ног ого о RS-триггера к двухступенчатому син синхр хрон он ном но му JK-триггеру JK-триггеру.. 19. Опиши шитте отличие двухступенчатого си син нхр хрон онно ногго JK-триггера от двухступенчатого си синх нхро ронн нно ого RS-триггера. 20.. Оп 20 Опиши ишите те с хемотехнические решения по преобразованию дв дву ухступенчатого син синхр хро онн нног ого о тр три игг ггер ера а RS RS--ти типа па в двухступенчатый синхронный триггер JK-типа. 21.. Оп 21 Опиш ишите ите схемотехнические решения по преобразованию дв двух ух-ступенчатого си синх нхр рон онно ного го три триггге гера ра JK JK--ти типа па в двухступенчатый синхронный триггер Т-типа. 22.. Оп 22 Опиши ишите те с хемотехнические решения по преобразованию дв дву ухступенчатого си синх нхр рон онно ного го три триггге гера ра JK JK--ти типа па в двухступенчатый синхронный триггер D-типа.

7.3. Циф Цифро ровы вые е сч счетчики етчики имп импуульс льсов ов Общие сведения Счетчики — это цифровое устройство, которое осуществляет счет и хранение кода числа подсчитанных сигналов. Под сигналом понимается как перепад потенциалов, так и импульсы. Функцию счета счетчик выполняет при поступлении электрических импульсов, поступающих последовательно во времени на вход счетчика, т.е. выражает количество импульсов, поступивших на вход счетчика, в виде числа, представленного в двоичном коде. Кроме того, счетчик выполняет и функцию деления количества электрических импульсов, поступающих последовательно во времени на вход счетчика, т.е. изменяет количество импульсов на выходе счетчика, которые снимаются с каждого выхода (разряда) счетчика. Изменение количества 104

выходных сигналов на выходах каждого разряда, по отношению к количеству поступивших сигналов на вход счетчика, вызывает и изменение выходного двоично кода числа, снимаемого с каждого разряда счетчика. Счетчик характеризуется информационной емкостью, или модулем счета (Мсч), который равен максимальному числу входных сигналов, которые может подсчитать счетчик и при этом возвратиться в исходное состояние. Элементарным счетчиком, осуществляющим счет с модулем равным 2 (двум), может служить обычный Т-триггер, т.е. счет и хранение не более двух сигналов в соответствии с характеристическим уравнением счетного Т-триггера. Из этого очевидно, что триггеры являются основой построения счетчиков. Объединение нескольких триггеров в последовательную цепочку позволит получить схему счетчика с модулем счета счМ =2 n, где n — число триггеров в цепочке. Каждый триггер в счетчике является разрядом, предназначенным для отображения своим состоянием определенного разряда многоразрядного числа в двоичной системе счисления. Числа в счетчике представляются некоторыми комбинациями состояний триггеров. Состояние каждого триггера ставится в соответствии со значением двоичной переменной (0 или 1). Совокупность состояний отдельных триггеров составляет код, который отображает количество информации в счетчике. Код является выходным словом счетчика, представляющим результат счета на выходе счетчика. При поступлении на вход счетчика очередного сигнала в счетчике устанавливается новая комбинация (код) состояний триггеров, соответствующая числу (коду), с разницей на единицу от предыдущего числа (кода). Таким образом, счетчик представляет собой логическое устройство последовательного типа, в котором новое состояние определяется предыдущим состоянием и значением логической переменной на входе. Такие логические устройства называются цифровыми автоматами Мура, по фамилии ученого, исследовавшего данные схемы. Для представления чисел в счетчике могут использоваться двоичная или двоично-десятичная система счисления информации (кода). При использовании двоичной системы счисления состояние триггеров и соответствующие им логические уровни на прямых 105

выходах триггеров определяют цифры двоичных разрядов числа в счетчике. Если для регистрации двоичного числа в счетчике используется пользу ется количество триггеров равное n-разрядов, то максимальное значение числа, до которого может вестись счет (модуль максиn мального счета), равен М макс.сч=2 . Максимальное значение модуля счета всегда равно исходному состоянию счетчика, т.е. началу счета. Например, при начальной установке всех триггеров счетчика в нулевое состояние, максимальный счет приводит вновь все триггеры в нулевое состояние. Такая позиция называется переполнением счетчика. Результат переполнения счетчика однозначен, в данном примере, первоначальному (исходному) состоянию и максимальному счету счету.. Процесс переполнения можно контролировать, т.е. определять позицию счета (количество информации), которая определяет эффективность счета, т.е. конечное значение информации перед переполнением. Для этого создают схемные решения счетчиков, указывающие величину (модуль) эффективного счета, предшествующую переполнению, величина которой определяется по формуле М эф.сч.=2 n ‒1, т.е. меньше на единицу величины максимального счета счетчика (Ммакс.сч ‒ Мэф.сч.=1). Кроме этого, необходимо отметить то, что счетчики могут вести подсчет информации в различных режимах — сложения или вычитания, что влияет на количество информации в счетчике после воздействия сигнала на входе счетчика. В режиме сложения при каждом поступлении информации на вход счетчика количество информации в счетчике увеличивается, а в режиме вычитания — уменьшается. На структурной схеме счетчика (рис. 7.46) показаны входы и выходы счетчика, а в табл. 7.15 приведены состояния триггеров каждого разряда, соответствующие различному числу сигналов, поступивших на вход счетчика в режиме сложения — суммирования информации. Необходимо особо отметить то, что номера разрядов начинаются с нуля — 0, 1, 2, 3, .... n, соответственно триггер Т0 — триггер с нулевым разрядом, Т1 — первого разряда и т.д., т.е. правильной нумерацией триггеров является нумерация в соответствии с номером разряда Т0, Т1, Т2, и т.д. На основании этого рассуждения, в дальнейшем, при рассмотрении схемных решений, нумерациию триггеров проводить только по номеру разрядов в счетчике, как и номер разряда цифры в позиционной системе счисления, что помогает в опреде106

Таблица 7.15 Таблица функционирования четырёхразрядного двоичного счётчика Число поступивших сигналов

Количество информации в двоичной и десятичной системах счисления T0( 0(Q Q 0) T1( 1(Q Q1) T2( 2(Q Q2) T3( 3(Q Q 3) при математическом способе записи информации Состояние триггеров

0

0

0

0

0

(0000)2 = (0) 10

1

1

0

0

0

(0001)2 = (1) 10

2

0

1

0

0

(0010)2 = (2) 10

3

1

1

0

0

(0011)2 = (3) 10

4

0

0

1

0

(0100)2 = (4) 10

5

1

0

1

0

(0101)2 = (5) 10

6

0

1

1

0

(0110)2 = (6) 10

7

1

1

1

0

(0111)2 = (7) 10

8

0

0

0

1

(1000)2 = (8) 10

9

1

0

0

1

(1001)2 = (9) 10

10

0

1

0

1

(1010) 2 = (10)10

11

1

1

0

1

(1011) 2 = (11)10

12

0

0

1

1

(1100) 2 = (12)10

13

1

0

1

1

(1101) 2 = (13)10

14

0

1

1

1

(1110) 2 = (14)10

15

1

1

1

1

(1111) 2 = (15)10

16

0

0

0

0

(0000) 2 = (16)10

Р ис. 7.46. С т ру рукк т у рна рная я схем схема а по посс т р оен оени и я д в ои оич ч ног ного о ч ет еты ы р ех ехра разз ря рядног дного о счет сч ет чика

лении эквивалента двоичного кода в десятичной системе счисления в соответствии с «весовым соотношением» каждого разряда, о чем будет сказано далее. 107

Из табл. 7.15 видно, что триггер нулевого разряда (Т0) изменяет свое состояние от каждого сигнала на входе счетчика, триггер первого разряда (Т1) — на каждом втором сигнале, Т2 — на каждом четвертом, Т3 — на каждом восьмом, а далее и при большем количестве триггеров можно вывести определенную закономерность (последовательность). Закономерность срабатывания триггеров в таком счетчике состоит в том, что каждый последующий разрядный триггер срабатывает в два раза реже, чем предыдущий. Таким образом, сигнал на выходе триггера каждого следующего разряда счетчика изменяется в два раза реже, чем сигналы, поступающие с выхода предыдущего разряда. В резуль результате тате этого происходит деление входного сигнала, т.е. количество выходных импульсов на выходе каждого разряда уменьшается в два раза по сравнению с количеством выходных импульсов с выхода предыдущего разряда. В соответствии с закономерностью срабатывания триггеров в счетчиках, триггер каждого разряда счетчика обладает «весовым соотношением», которое отображает цифру в изображении числа в двоичной системе счисления (0 или 1), в виде числа в десятичной системе счисления. Число в десятичной системе равнозначно, в соответствии с «весовым соотношением» разряда, числу в десятичной системе счисления, т.е. состояние триггера каждого разряда отображает количественное значение разряда числа в десятичной системе счисления. Также «весовое соотношение» разряда отражает коэффициент деления входного сигнала счетчика на выходе каждого разряда. Таким образом, «весовое соотношение» — это равнозначный десятичный эквивалент цифры разряда в отображении числа в двоичной системе счисления. «Весовое соотношение» (nР) триггера нулевого разряда (Т0) равно единице, Т1 — два, Т2 — четыре, Т3 — восемь и т.д., которое определяется по формуле nР =а nрn, где а — любая цифра в изображении числа, отображающая состояние триггера (в двоичной системе счисления 0 или 1); n — номер разряда триггера в счетчике (аналогично номеру разряда в двоичной системе счисления); р — основание системы счисления (в двоичной системе счисления р=2). Например, для триггера Т0 в единичном состоянии весовое соотношение равно Рn=а nрn= Р 0=( =(1) 1) 0×20=1×1=1, а в нулевом состоянии 108

0 для триггера Т0 Р 0= (0) 0 × 2 =0, для триггера Т1 в единичном состоянии весовое соотношение равно 1Р= (1) 1 × 21=1 × 2=2, а в нулевом состоянии триггера Т1 Р1= (0) 1 × 21=0, для триггера Т2 в единичном состоянии Р2= (1) 2 × 22 =1 × 4=4, а в нулевом состоянии Т2 2Р= = (0) 2 × 22=0 × 4=0. Результат Резуль тат исследований показал, что весовое соотношение соответствует ветству ет только единичному состоянию триггера. По «весовому соотношению» отдельных разрядов триггеров можно определить «весовое соотношение» всего числа в двоичной системе счисления равнозначной величине числа в десятичной системе счисления. Например, в строке с числом сигналов 14 (см. табл. 7.15) состояние триггеров счетчика соответству соответствует ет двоичному числу в математическом виде записи информации (кода) в счетчике (0111)2, для определения «весового соотношения» в десятичной си0 1 стеме счисления (Р 10) определяем: Р 10= (1110)2 = (0)0 × 2 + (1) 1 × 2 + +(1) +( 1) 2 × 22 + (1) 3 × 23 = 0+2+4+8=(14) 10, т.е. равно числу 14 в десятичной системе счисления. Упрощенная запись перехода может быть сделана только с указанием «весового соотношения» для каждого разряда Р10= (1110)2 = 0+2+4+8=(14) 10. При построении схем счетчиков необходимо определить количество триггеров (разрядов), которые смогут обеспечить подсчет заданного количества информации в данной схеме, т.е. информационную емкость (модуль счета) счетчика (М сч. ). Количество триггеров в счетчике для заданного модуля максимального счета определяется из формулы n ≥ log 2 М сч., где Мсч — заданный модуль счета счетчика. Число, определяемое количество триггеров (n), полученное по формуле, округляется до целого числа, в сторону увеличения, и определяет количество триггеров для построения счетчика с заданным модулем счета. Счетчики, в которых модуль счета равен целой степени числа 2 (М сч=2 n) называются двоичными счетчиками с естественным порядком изменения состояния триггеров, у которых каждый последующий триггер разряда срабатывает в два раза реже триггера предыдущего разряда. Двоичные счетчики строятся с естественным порядком изменения состояния триггеров и имеют максимальный модуль счета от М макс. сч.=4, 8, 16, 32, 64 и т.д. и эффективный счет

109

М эф. сч =3, 7, 15, 31, 63 и т.д. В счетчиках с естественным порядком изменения состояния триггеров, количество информации в счетчике после каждой подсчитанного сигнала отличается от предыдущей информации только на одну единицу единицу.. Счетчики, в которых модуль счета не равен целой степени числа 2 (М сч ≠ 2n), называются пересчетной схемой или недвоичным счетчиком. Пересчетные схемы (недвоичные счетчики) строятся как с естественным порядком изменения состояния триггеров, так и с произвольным (принудительным) порядком изменения состояния триггеров в счетчике. Пересчетные схемы могут иметь любое значение модуля максимального и эффективного счета, но не равного модулям счета двоичных счетчиков. В счетчиках с принудительным (произвольным) изменением состояния триггеров, общее количество информации в счетчике после каждой подсчитанной информации может отличаться более чем на одну единицу от предыдущей информации. Определить количество триггеров при построении счетчиков можно не только теоретически, по формуле n≥log 2 М сч, но и логически, из анализа работы счетчика, проведенного по таблице переходов табл. 7.15. Анализиру Анализируя я принцип работы счетчика, было дано понятие о «весовом соотношении» триггеров каждого разряда. Используя пользу я эти «весовые соотношения», можно путем подбора определить количество необходимых триггеров для построения счетчика на заданный модуль счета. Покажем это на примере. Например, необходимо построить счетчик с М макс. сч=14. «Весовое соотношение» триггера нулевого разряда (Т0) равно единице, Т1 — два, Т2 — четыре, Т3 — восемь и т.д. Произведем сложение «весовых соотношений» триггеров с нулевого разряда по третий разряд (с Т0 по Т3) и получим сумму (С) равную С= С=1+2+4+8=15. 1+2+4+8=15. Таким образом, в рассматриваемом примере, достаточно для построения 44-е е триггера, т.к. сумма (С) их «весовых соотношений» больше заданного максимального счета макс. М сч=14 (С>М макс. сч; 15>14). После этого необходимо проверить по формуле максимальный модуль счета для принятого количества триггеров (n=4), который в рассматриваемом примере равен макс. М сч=2 n=2 4=16. Для контроля правильности выбора количества триггеров, производится расчет 110

максимального модуля счета для количества триггеров на единицу 3 n меньше чем выбрано (n-1=4‒1=3 — М макс. сч=2 =2 =8). Заданный для построения схемы счетчика модуль максимального счета должен удовлетворять условиюn-12≤М макс.сч.≤2n, в рассматриваемом варианте это условие удовлетворяется, т.к. 8< 82); 114

– каскадные счетчики построены на основе нескольких последовательно соединенных отдельных многоразрядных счетчиков, для увеличения модуля максимального счета. По порядку изменения состояния триггеров в счетчике: – с естественным порядком изменения состояния триггеров, в которых изменение состояния триггеров, при воздействии входного сигнала, изменяется количество информации в счетчике на единицу от предыдущего количества; – с произвольным (принудительным) коэффициентом изменения состояния триггеров, в которых изменение состояния триггеров, при воздействии входного сигнала, изменяет количество информации в счетчике от предыдущей информации более чем на единицу единицу.. По способу организации счета: – асинхронные счетчики, в которых переключение триггеров всех разрядов происходит последовательно во времени — от младшего разряда к старшему старшему,, или наоборот наоборот,, строятся на асинхронных триггерах; – синхронные счетчики, в которых переключение триггеров всех разрядов происходит одновременно (параллельно) во времени, строятся на синхронных триггерах. По способу организации цепей переноса информации (сигнала счета) между триггерами: – двоичные счетчики с последовательным переносом строятся на асинхронных триггерах, включенных и работающих в режиме счетного триггера; сигнал счета переносится (воздействует) действу ет) последовательно, от предыдущего разряда к последующему разряду разряду,, с контролем состояния младшего разряда; суммирующие и вычитающие счетчики имеют отличительные особенности: в счетчиках на сложение изменение состояния каждого последующего разряда (триггера) происходит при изменении состояния предыдущего разряда (триггера) с единичного состояния на нулевое; в счетчиках на вычитание изменение состояния (перенос) каждого последующего разряда (триггера) происходит при изменении состояния предыдущего разряда (триггера) с нулевого на единичное; максимальное время счета в счетчиках с последовательным переносом 115

равно: Тсч. макс.=nt T , где n — номер разряда счетчика, t время T — задержки сигнала в одном разряде счетчика, т.е. триггере; как видно из формулы Т сч. макс.=nt T, с ростом разрядности счетчика сч. увеличивается переходной процесс в счетчике, а следовательно понижается и скорость счета, т.к. полное время счета определяется по последнему разряду счетчика; – двоичные счетчики с параллельным переносом строятся на синхронных триггерах, включенных и работающих в режиме счетного триггера; сигнал счета переносится (воздейству воздействует) ет) параллельно (одновременно) ко всем разрядам, с контролем состояния всех предыдущих разрядов, для каждого последующго разряда счетчика непосредственно; непосредственность контроля заключается в том, что каждый последующий разряд счетчика контролиру контролирует ет все предыдущие разряды через самостоятельное схемное решение; таким образом, для каждого последующего разряда строится самостоятельное схемное решение для контроля состояния предыдущих разрядов, что создает параллельность действий при контроле, например, 1 разряд контролирует 0 разряд, 2 разряд — 0 и 1 разряды, 3 разряд — 0, 1 и 2 разряды и т.д., т.е. существует дублирующие цепочки, что и указывает на параллельность контроля; параллельный перенос позволяет сократить время распространения (переноса) сигнала счета; максимальное время счетамакс. (Т сч.), т.е. установления кода (счета) в двоичном счетчике с параллельным переносом, равно: макс. Т сч.=t Т +t И, где tИ — время задержки сигнала контроля состояния предыдущих разрядов, которое осуществляется на элементах «И»; как видно из формулы, Тмакс. сч. не зависит от разрядности счетчика и для всех разрядов (триггеров) одинаково; – двоичные счетчики со сквозным переносом строятся на синхронных триггерах, включенных и работающих в режиме счетного триггера; сигнал счета переносится (воздейству воздействует) ет) параллельно (одновременно) по всем разрядам, с контролем состояния всех предыдущих разрядов, каждым последующим разрядом, однако, контроль предыдущих разрядов осуществляется последовательно-параллельным сквозным способом, когда каждый последующий разряд (триггер) контролиру контролирует ет 116

состояние предыдущих разрядов через предыдущую контролирующую схему схему,, например, 1 разряд контролируют 0 разряд, 2 разряд контролиру контролирует ет 0 и 1 разряды, 3 разряд контролиру контролирует ет 2 разряд и контрольный сигнал на 22-ом ом разряде, 4 разряд контролирует контролиру ет 3 разряд и контрольный сигнал на 33-ем ем разряде и т. д; максимальное время макс. Т сч. установления кода (счета) в счетчике со сквозным переносом определяется временем срабатывания последнего разряда и равномакс. Т сч.=t T +(n‒2)t И, т.е. зависит от разряда счета, чем больше разряд, тем больше время распространения сигнала счета, т.к. контроль состояния осуществляется через большее количество элементов «И»; из формулы Тмакс. сч.=t T +(n‒2) 2)tt И видно, что время распространения увеличивается начиная с 4 разряда, по сравнению со схемой параллельного сквозного переноса; – двоичные счетчики с групповым переносом создаются в тех случаях, когда число разрядов счетчика превышает число входов логических элементов, установленных для связи триггеров; в этом случае вся схема счетчика разбивается на группы с одинаковым количеством разрядов в каждой группе; внутри каждой группы счетчика организу организуется ется параллельный перенос, а перенос между группами может быть последовательный, параллельный и сквозной; в резуль результате тате этого образуются схемы счетчиков трех видов: с групповым последовательным переносом, с групповым параллельным переносом и с групповым сквозным переносом. 7.3.2. Принцип построения счетчиков Счетчики являются схемным решением логического устройства, основой которых могут быть любые типы триггеров, способные осуществять работу в счетном режиме. Счетчики строятся на основе синтеза логического устройства. Как и синтез любой логической схемы (цифрового автомата), синтез счетчиков основан на словесном описании процесса функционирования счетчика, таблицы переходов (таблица истинности), отражающей закон функционирования в определенные моменты времени, и характеристическими уравнениями, отображающими закон функционирования счетчика. Характеристические уравнения по117

казывают логическую взаимосвязь в триггере для работы в счетном режиме и логическую взаимосвязь триггеров между собой. Построение функциональных схем счетчиков можно проводить и на основе логических принципов, объясняющих процесс функционирования схем, которые рассмотрены в общих сведениях и классификации счетчиков. В основу построения счетчиков входит триггер, работающий в счетном режиме по модулю 2, т.е. меняющий свое состояние после каждого сигнала. В качестве сигнала могут быть или потенциалы лог лог.. 0 или лог лог.. 1, или импульсы лог лог.. 0 или лог лог.. 1. Потенциалами управляются одноступенчатые триггеры, а импульсами — двухступенчатые. Правила построения суммирующих и вычитающих счетчиков основаны на особенности работы триггеров, функциональном назначении счетчиков и способов организации цепей переноса в счетчике. Наиболее просто можно сформулировать правила построения схем счетчиков с цепями последовательного переноса. Если одноступенчатый триггер срабатывает по перепаду потенциала с 0 на 1, а двухступенчатый триггер по единичному импульсу (ведущий по перепаду с 0 на 1, а ведомый с 1 на 0), то для построения счетчика необходимо: – для суммирующего счетчика (счетчик на сложение) прямой выход (Q) предыдущего триггера соединить с информационным (счетным) входом последующего триггера; – для вычитающего счетчика (счетчик на вычитание) инверсный выход (Q ) предыдущего триггера соединить с информационным (счетным) входом последующего триггера. Если одноступенчатые триггеры срабатывают по перепаду с 1 по 0, а двухступенчатые триггеры (ведомая ступень триггера) срабатывают по перепаду с 0 на 1, то для построения счетчиков необходимо: – для суммирующего (счетчик на сложение) инверсный входQ предыдущего триггера соединить с информационным (счетным) входом последующего триггера; – для вычитающего (счетчик на вычитание) прямой вход Q соединить с информационным (счетным) входом последующего триггера. 118

При построении реверсивных счетчиков необходимо в функциональной схеме счетчика совместить межразрядные связи (связи между триггерами) для выполнения функций сложения и вычитания. Для исключения одновременного действия функций суммирующего и вычитающего счетчика в функциональной схеме вводится дополнительный вход, управляющий режимами работы и разрешающий схеме работать в одном из режимов, сложения или вычитания. В схемах счетчика с параллельным, сквозным и групповым переносом необходимо в цепи соединения триггеров между собой установить логические элементы для контроля состояния предыдущих разрядов в соответствии со способом организации цепей переноса: – в счетчиках с параллельным переносом устанавливается логический элемент «И», если триггер управляется единичным сигналом, на два входа между 1 и 2 разрядом, для контроля состояния 0 и 1 разрядов при переносе к 2 разряду разряду.. Если триггер управляется нулевым сигналом, то устанавливается логический элемент «ИЛИ» между 2 и 3 разрядом — логический элемент на три входа, для контроля состояния нулевого, первого и второго разрядов, при переносе сигнала к 3 разряду и.т..д.; и.т – в счетчиках со сквозным переносом такой же принцип выбора логического элемента (И или ИЛИ), что и в счетчиках с параллельным переносом; однако, количество входов для всех логических элементов берется одинаково — два; между 1 и 2 разрядами контролируется 0 и 1 разряд; между 2 и 3 разрядами контролируется контролиру ется 2 разряд и выход логического элемента между 1 и 2 разрядами, между 3 и 4 разрядами контролируется 3 разряд и выход логического элемента между 2 и 3 разрядами и т.д.; – в счетчиках с групповым переносом действуют те же принципы выбора логического элемента, что и в ранее рассмотренных схемах; способы организации переноса аналогичны рассмотренным вариантом организации цепей индивидуального переноса (от разряда к разряду), последовательного, параллельного и сквозного; • счетчики с групповым последовательным переносом — это обычное соединение выхода одной группы счетчика с входом следующей группы счетчика; 119

• в счетчиках с групповым параллельным переносом цепи переноса организуются также, как в счетчиках с индивидуальным параллельным переносом, т.е. между 1 и 2 группами счетчиков устанавливается логический элемент элемент,, контролирующий все разряды 1 группы, между 2 и 3 группами счетчиков устанавливается логический элемент элемент,, контролирующий все разряды 1 и 2 группы и т.д.; • в счетчиках с групповым сквозным переносом аналогичный контроль осуществляется также, как и в счетчике с индивидуальным сквозным переносом, но контролируются все триггеры предыдущей группы и вход предыдущего логического элемента, т.к. в счетчиках с групповым переносом количество триггеров в каждой группе одинаковое, а значит и количество входов у логических элементов в такой схеме одинаковое, в отличие от схем с групповым параллельным переносом, в которых для каждого следующего логического элемента требуется увеличивать количество входов на единицу.. ницу Построение пересчетных схем с различными способами организации цепей переноса без синтеза очень затрудненно, т.к. в основу поn строения пересчетных схем с М сч.≠2 закладываются условия, исключающие отдельные устойчивые состояния счетных схем, работаюn щих по модулю счета равному М сч.=2 . Исходя из этого, пересчетные схемы, для которых сч. М≠2n, строятся только на основе синтеза логического устройства, что позволяет математически просчитать необходимое количество устойчивых состояний в пересчетной схеме и по характеристическим уравнениям, описывающим процесс функционирования счетчика, произвести соединение, т.е. организовать определенные цепи переноса информации между разрядами в счетчике. Количество информации в счетчике определяется по состоянию триггеров каждого разряда счетчика, т.е. выходы триггеров (прямые и инверсные) счетчика также являются и выходами счетчика (прямые и инверсные), с которых информация снимается (считывается) в виде двоичного кода числа. При считывании сигналов с прямых выходов счетчика, информация представлена в прямом коде, при считывании сигнала с инверсных выходов — в инверсном коде. 120

В соответствии с тем, что счетчик строится на триггерах, которые являются элементами памяти, счетчик также можно использовать для хранения информации в виде кода, состоящего из 0 и 1, определяемых для каждого разряда счетчика по состоянию триггеров в разрядах. Использу Используя я свойство счетчика для хранения информации, в счетчиках создают информационные входы для ввода информации в виде параллельного двоичного кода. 7.3.3. Схемы счетчиков и пересчетные схемы Суммирующие двоичные счетчики Двоичные суммирующие счетчики строятся на основе асинхронных и синхронных триггеров, работающих в счетном режиме по модулю 2 (М2). В суммирующих счетчиках счетный вход каждого последующего триггера соединен с выходом предыдущего таким образом, что при переходе триггера младшего разряда из состояния 1 в состояние 0 в цепи переноса между триггерами появляется сигнал переноса, под воздействием которого триггер старшего разряда изменяет свое состояние на противоположное. Рассмотрим, в качестве примера, синтез и работу трехразрядного асинхронного суммирующего счетчика с естественным порядком изменения состояния и последовательным переносом между разрядами, процесс функционирования которого задан в таблице переходов (табл. 7.17). Для построения счетчика выбираем асинхронный двухтактный счетный Т-триггер, который управляется единичным импульсом (лог лог.. 1). При составлении таблицы переходов учитывалось следующее: – поскольку единственным входом счетчика в асинхронном исполнении является счетный (тактовый) вход (C), т.е. отсутствуют управляющие информационные входы, начальное состояние триггеров, определяемое по выходам ведомой ступени (Q0, Q1, Q2), и также являются аргументами, т.к. определяют состояние триггеров до действия сигнала счета С; – функциями, определяющими состояние триггеров счетчика после действия сигналов счета (С), являются сигналы с прямых выходов триггеров (Q 0t, Q1t, Q2t), по которым определяется состояние триггера после действия сигнала счета; 121

Таблица 7.17 Таблица истинности (переходов) трехразрядного асинхронного суммирующего счетчика с естественным порядком изменения состояния и последовательным переносом при управлении лог. лог.1 1 Аргументы

№ входного сигнала (импульса)

Функции

новое сигнал на вхосостояние дах Т1 и Т2 исходное триггеров, с прямого состояние определяе- выхода триггера Описание триггеров, мое предыдущего процесса функционироваопределяемое по сигналам разряда, ния счетчика по сигналам на прямых определяемый на МS-триггере на прямых выходах по состоянию с управлением выходах тригтриггеров, триггера, и единичным импульсом геров при дей- при оконча- сигнал на входе ствии сигнала нии Т0, определяепо входу С действия мый по сигналу сигнала на входе С по входу С счетчика Q0 Q1 Q2 C

и.с.

Q0t Q1t Q2t

Т0

Т1

Т2 0

исходное состояние — 0 инф. (000)2=( =(0 0) 10 подготовка к счету 11-го го 0 имп. (000) 2=( =(0 0) 10 считает 11-й й имп. 0 (001)2=( =(1 1) 10

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

0

1

0

0

0

1

1

0

0

1

1

0

0

1

1

0

подготовка к счету 22-го го имп. (001) 2=( =(1 1) 10

1

0

0

0

0

1

0

0

0

1

считает 22-й й имп. (010)2=( =(2 2) 10

0

1

0

1

0

1

0

1

0

1

0

1

0

0

1

1

0

0

1

1

1

1

0

1

1

1

0

1

1

1

1

1

0

0

0

0

1

0

0

0

0

0

1

1

0

0

1

1

0

0

0

0

1

0

1

0

1

0

1

0

1

2

3

4

5

122

подготовка к счету 33-го го имп. (010) 2=( =(2 2) 10 считает 33-й й имп. (011)2=( =(3 3) 10 подготовка к счету 44-го го имп. (011) 2=( =(3 3) 10 считает 44-й й имп. (100)2=( =(4 4) 10 подготовка к счету 55-го го имп. (100) 2=( =(4 4) 10 считает 55-й й имп. (101)2=( =(5 5) 10

Таблица 7.17 (окончание) подготовка к счету 6-го 6-го имп. (101) 2=( =(5 5) 10 считает 66-й й имп. 1 (110)2=( =(6 6) 10 подготовка к счету 77-го го 1 имп. (110) 2=( =(6 6) 10

1

0

1

1

1

0

1

1

1

1

0

1

0

0

1

1

0

0

0

1

1

1

0

1

1

1

0

0

1

1

0

1

1

1

0

1

1

считает 77-й й имп. (111)2=( =(7 7) 10

1

1

1

1

1

1

1

1

1

1

подготовка к счету 88-го го имп. (111) 2=( =(7 7) 10

0

считает 88-й й имп. 0 (000)2=( =(8 8) 10 — переполнение счетчика

6

7

8 1

1

1

0

0

0

0

0

0

– в качестве функций в таблице переходов показаны счетные входы (T0, T1, T 2) триггеров, по которым поступает сигнал с триггера предыдущего разряда (на вход1 сTнулевого разряда (T0), T 2 — c первого разряда (T1) и т.д.; – сигнал на счетных входах T 1 и T 2 зависит от состояния триггера предыдущего разряда, соответственно от0 и T T 1 , а для входа 0T от сигнала на счетном входе счетчика C; по входам0, TT1, T 2 указан уровень входного в виде лог лог.. 1 или лог лог.. 0; – ведущая ступень (М) каждого разряда триггера срабатывает по переднему фронту единичного импульса, т.е. по перепаду с 0 на 1, а ведомая ступень (S) каждого разряда триггера срабатывает по заднему фронту единичного импульса, т.е. по перепаду с 1 на 0; – поскольку в схеме счетчика единственным входом является вход триггера нулевого разряда (Т0), то состояние триггеров по выходам Q0, Q1, Q2 после действия сигнала счета показано в следующей строке за действием сигнала, или в показаниях Q0t, Q1t, Q2t в этой же строке действия сигнала. Из табл. 7.17 следу следует ет,, что изменение состояния младшего разряда (Т0 — выход Q0) связано с изменением сигнала по тактовому входу (C) с единичного на нулевое, а изменение каждого следующего разряда (Тn — выход Qn ) связано с изменением состояния триггера предыдущего разряда nQ-1 с единичного состояния на нулевое. Таким 123

образом, в счетчике перенос сигнала счета распространяется последовательно — от младшего разряда к старшему разряду разряду.. Для определения функционального соединения триггеров между собой производим синтез функциональной схемы суммирующего счетчика с естественным порядком изменения состояния и последовательным переносом между разрядами. По таблице переходов (см. табл. 7.17) определяем функциональную взаимосвязь в счетчике между триггерами для каждого разряда. Запишем характеристические уравнения (функции) вида СДНФ для T 0, T1 и T 2, определяющих зависимость входов триггеров0,TT1 и T2 от состояния триггеров после действия сигнала счета, которое определяется по значениям Q n с добавлением индекса «t» к номеру разряда — n, т.е. — Q 0t, Q1t, Q2t, и сигнала по входу С. 0t Функция дл для я T0 = QQ 0t

1t

QC 2t ∨ QQ 0t

∨∨∨ 0t QQ 1t 2t QC

0t

1t

QC QQQC 2t ∨∨ 0t 1t 2t

QQ 1t 2t QC

QQ ∨ Q1t 2tCQ

0 0tt

QQ 0t 1t Q2t C∨ 0t

QQ 1t 2t C.

Минимизируем полученную функцию (Т 0) графическим споМинимизируем собом с помощью карты Карно (рис. 7.48 а) и получаем функцию Т 0=С, из которой видно, что счетный вход (Т0) триггера нулевого разряда (Т0), а значит и счетный вход счетчика (С), соединен с источником (генератором) импульсов, на который подаются импульсы для подсчета в счетчике.

а

б

в

Ри с. 7. 48. Минимиз ирую Рис ирующие щие карты Кар Карно но для суммирую ще щего го сч счетчика, етчика, у п р а в л яемого лог лог.. 1, с ес естт е с т вен венны ным м пор поря я д ком изм изменен енени и я с ос остт оя оян н ия и последов пос ледоват ате е л ьн ьным ым пер перено еносом сом меж межд д у ра разря зряд д а м и: а — для функции 0; Т б — д ля функ ции Т1; в — дл я функции Т2 124

Функция дл для я T1 = QQ 0t

1t

QC QQ 2t ∨∨∨ 0t

1t

QC 2t

QQ 2t 0t 1t QC

QQ 0t 1t Q2t C∨

∨ 0tQQ ∨∨0t QQ ∨ 00ttQQ Q1t 2tCQ 1t 2t QC 0t QQ 1t 2t QC 1t 2tC. Минимизируем Минимизиру ем полученную функцию (Т 1) графическим способом с помощью карты Карно (рис. 7.48 б) и получаем функцию Т 1= Q 0t, из которой видно, что счетный вход (Т1) триггера первого разряда (Т1) соединен с прямым выходом (0Q ) триггера нулевого разряда (Т0) (Т1= Q 0). Функция дл для я T2 = QQ 0t 1t QC 2t ∨ QQ 0t ∨∨0t QQ 1t 2t QC

0t

1t

QC QQ 2t ∨∨ 2t 0t 1t QC

∨ QQ 1t 2t QC

QQ ∨ Q1t 2t CQ

0 0tt

QQ 0t 1t Q2t C∨ 0t

QQ 1t 2t C.

Минимизируем полученную функцию (Т 2) графическим споМинимизируем собом с помощью карты Карно (рис. 7.48 в) и получаем функцию Т 2=Q 1t, из которой видно, что счетный вход (Т2) триггера второго разряда (Т2) соединен с прямым выходом (1Q ) триггера первого разряда (Т1) (Т2=Q 1). Примечание: Полученные в резуль результате тате минимизации функции, например Т2=Q 1t, содержат в качестве аргументов переменные «Q» указывает,, что это новое значение пес индексом «t» (Q1t), который указывает ременной, определяющее состояние триггера, т.е. значение (состояние триггера) полученное после действия сигнала на входе, а сама переменная (Q1 или Q ), это один из выходов триггера, т.к. состояние триггера определяется по сигналам на выходах триггера. По функциям, полученным при минимизации, которые определяют функциональные связи между триггерами, строим функциональную схему трехразрядного асинхронного счетчика на асинхронных Т-триггерах (рис. 7.49 а), работающий от единичного импульса по счетному входу (Т) с последовательным переносом между разрядами. Построение функциональной схемы может производиться как по горизонтали (горизонтальное расположение триггеров слева на право — от младшего к старшему разряду), так и по вертикали (вертикальное расположение триггеров сверху вниз — от младшего к старшему). Выбор расположения зависит от необходимости компоновки общей схемы логического устройства, в составе которой находится счетчик. В счетчиках может быть преду предусмотрена смотрена шина сброса всех 125

а

б

Ри с. 7.49. Ас Рис Асин ин хро хронный нный суммирую щий сч счетчик етчик с естес тве твенным нным по порядк рядком ом измен изм енени ени я состояни я и послед последовательным овательным перен переносом осом ме меж ж д у разря дами, с у п р ав авлен ление ием м ло логг. 1: а — фу фун н к ц ион иона а л ьн ьна а я с хема с вы выхода ходам м и г ру руп п пов повог ого о последов пос ледоват ател ельног ьного о пер перенос еноса а и з с чет четч ч и каСР выходом ходом г ру руп п пов повог ого о 1 и вы парал лельного перен переноса оса из счетчи каСР; б — условно условное е г ра рафи фиче ческое ское обозначен об означение ие

триггеров в исходное нулевое состояние. Если за начальное состояние (исходное состояние — и.с.) принято нулевое состояние всех триггеров, то используются входы асинхронного сброса бистабильной ячейки памяти R. В приведенной схеме (рис. 7.49 а) все R-входы триггеров (входы ускоренного сброса в нулевое состояние) объединены в общую шину сбросаR . Необходимо напомнить, что асинхронный двухступенчатый Т-триггер, управляемый единичным импульсом, построен на логических элементах И-НЕ. Исходя из этого, бистабильная ячейка памяти (одноступенчатый асинхронный одноступенчатый RS-триггер) управляется нулевым потенциалом по входу R , т.е. вход инверсный. Если за начальное состояние триггеров принять единичное состояние всех триггеров, то необходимо создать вход установки (сброса) счетчика S, объединив асинхронные входы ускоренной установки S всех триггеров в единичное состояние. По таблице переходов (см. табл. 7.17) также можно записать характеристические уравнения вида СДНФ, описывающие закон функционирования суммирующего счетчика для функций Q0t, Q1t, Q2t, определяющих новое состояние триггеров в счетчике. В функциях Q0t, Q1t, Q2t показывается функциональная зависимость состояния триггеров после действия сигнала по входу счета (новое состояние) от состояния триггеров до действия сигнала по входу счета 126

(Q0, Q1, Q2) и сигнала на входе счета (С). Состояние триггеров после действия сигнала счета, также как и до сигнала счета, определяется по сигналам с прямых выходов, и в таблице переходов новое состояние триггеров также отмечено символами nQс добавлением индекса , Q1t, Q2t. Минимизациру Минимизацируя я функции «t» к номеру разряда — n, т.е.0tQ вида СДНФ для Q0t, Q1t, Q2t, можно вычислить минимальные функции вида ДНФ, которые определяет закон функционирования триггера в каждом разряде счетчика. Например, определим для триггера нулевого разряда Т0 закон функционирования по характеристическому уравнению вида СДНФ для функции Q0t. QQ 0t СДНФ =

QQ 2 CQ ∨∨∨ 12 CQ 0 QQ

01

∨∨∨ QQ 0 1 QC 2

QQ 0 12QC

QQ 1 2 CQ

0

QQ 20CQ ∨∨ QQ 1 2C

01

QQ QC . 01 2

По карте Карно (рис. 7.50) проводим минимизацию функции Q0t вида СДНФ и получаем функцию вида ДНФQQ ∨ 0C , ко0 CQ 0t ДНФ = торая отражает закон функционирования триггера нулевого разряда счетчика, т.е. является характеристическим уравнением асинхронного двухступенчатого (одноступенчатого) Т-триггера, срабатывающего по перепаду (изменению) сигнала с 1 на 0 по счетному входу 0 Т от сигнала на счетном входе счетчика С. Проанализируем Проанализиру ем состояние триггера на примере функции Q0t ДНФ для триггера нулевого разряда Т0 при единичном сигнале

Рис. 7.50. М иним из Рис. изиру иру юща щая я карта К арно д ля определ ени я з ак акона она фун фу н кц кцион ионир ирова овани ния я Т-т ри ригг ггера ера,, у пра прав в ляемог ляемого о лог лог.. 1, в с у мм ммир ирую ующем щем счетч сче тчике ике 127

в виде импульса на счетном входе счетчика С по переднему фронту импульса, т.е. по перепаду с 0 на 1 — С= С=0/1. 0/1. Подставляя значение аргумента С в функцию Q0t ДНФ , определяем значение функции, т.е. состояние триггера в зависимости от сигнала по входу С, , ∨ 0CQ = () 0∧∨ 01 )( QQ CQ (( 0 ∧ C) = QQ 0 CQ 0 ∧∨ 00∧ ) =0 ∨Q = Q0 0t ДНФ = из которого видно, что состояние триггера не изменяется и зависит не только от сигнала на счетном входе, но и от предыдущего состояния триггера, т.е. состояния до действия сигнала по счетному входу триггера. Проведем теперь аналогичные исследования для определенного состояния триггера на примере одного триггера — триггера нулевого разряда (Т0). Если триггер нулевого разряда Т0 находится в единичном состоянии (Q 0=1), а по счетному входу счетчика С, а соответсвенно, и по счетному входу триггера 0Т, подается единичный импульс, то по переднему фронту импульса, т.е. по перепаду с 0 на 1 (С= С=0/1), 0/1), значение функции равно QQ ((Q)00 = 00∧ )( ∨∧ 11 ) = 01∨ ==1 Q , 0t = () 0∧01 ∨∧ и это указывает на то, что при С= С=1 1 триггер сохраняет свое состояние, т.е. не управляется. Аналогично это доказывается и для нулевого состояния триггера 0Q =0 при С= С=0/1 0/1 ((Q)00 = 10 ∧ )(∨∧01 ) = 00 ∨ ==0 Q . QQ 0t = () 0∧ 01∨∧ Рассмотрим теперь значение функции вида ДНФ при нулевом состоянии триггера Т0 (Q0=0) и поступлении на счетный вход счетчика С, а соответственно, и на счетный вход0Ттриггера Т0, заднего фронта единичного импульса, т.е. перепад с 1 на 0 (С=Т 0=1/0). Если триггер Т0 в нулевом состоянии (Q 0=0), и на вход счетчика С, а соответственно, и на вход 0Ттриггера, поступает задний фронт единичного импульса, т.е. перепад с 1 на 0 (С=Т результат тат 0=1/0), то резуль функции равен QQ 10 ∨∧ (( Q)00 =11∧)( ∨∧ 00 ) =1 ≠ QQ= 0 , 0t ДНФ = () 0∧ т.е. состояние триггера изменяется на противоположное от предыдущего состояния, которое предшествовало поступлению импульса на счетный вход, что видно по знаку инверсии в резуль результате тате решения функции и значению функции равном единице. Если триггер Т0 в единичном состоянии (Q 0 =1), и на вход счетчика С, а соответственно, и на вход 0Ттриггера, поступает задний фронт единичного импульса, т.е. перепад с 1 на 0 (С=Т результат тат 0=1/0), то резуль функции равен QQ () 0∧ 10 ∨∧ (( Q)0 = QQ ∧)( = ∧ 10 ) = ≠ 0= Q0, 0 10 0t ДНФ = 128

что указывает на то, что при С= С=1/0 1/0 триггер также изменяет свое состояние на противоположное от предыдущего состоягия, и это видно по знаку инверсии в резуль результате тате решения функции и значению функции равной единице. Характеристические уравнения для триггеров первого (Т1) и второго (Т2) разрядов записываются аналогично, с учетом того, что сигнал счета на счетный вход триггера Т1 поступает с триггера Т0 (выход Q0), а на счетный вход триггера Т2 с триггера Т1 (выход1).Q Эти заключения сделаны на основании проведенных решений о функциональном соединении триггеров между собой. Таким образом, характеристические уравнения для триггеров Т1 и Т2 имеют вид: QQ ∨ 10Q, Q2t ДНФ = QQ ∨ QQ 1QQ 01 2 21 . 1t ДНФ = В схемах суммирующих счетчиков для контроля состояния максимальной информации строится схемное решение, которое формирует ру ет сигнал переноса при переполнении счетчика. Сигнал переноса может быть использован и как импульс счета — переноса в следующий счетчик, или как сигнал эффективного счета (Мсч. эф.), это показывает,, что следующий импульс ведет к переполнению счетчика. казывает По способу организации цепей переноса из одного счетчика в другой, существуют существуют,, как известно, два способа. На примере схемы рис. 7.49 а показаны реализации указанных схемных решений. Для суммирующего счетчика переключательная функция формирования сигнала переполнения (переноса) с групповым параллельным переносом формиру формирует ет сигнал переноса при единичном состоянии триггеров всех разрядов в момент действия очередного импульса счета и имеет вид для трехразрядного счетчика СQ 0Q1Q2, т.е. С =Р ее реализация возможна на логическом элементе «И». На рис. 7.49 а формирователем сигнала переноса С()Р в суммирующем счетчике является элемент D1. При реализации схемного решения с последовательным групповым переносом сигнал переноса (переполнения) берется с выхода триггера последнего разряда, в данном примере с выхода Q2 триггера Т2 (РС1). Рассмотрим работу счетчика (см. рис. 7.49 а). Перед началом счета нулевым сигналом по входу сброса счетчикаR () устанавливаем все триггеры в нулевое состояние (000) 2. Первый входной единичный импульс счета (вход С) переключает только триггер Т0. На выходе Q0 триггера Т0 после окончания действия входного импульса 129

устанавливается уровень лог лог.. 1, т.е. создается перепад с 0 на 1, который поступает на счетный вход 1Ттриггера Т1. Сигнал на выходах триггеров первого и второго разрядов (Т1 и Т2) не изменится, т.к. во время действия первого импульса счета на счетных входах Т2 1 иТ не присходило необходимой последовательности измения сигнала — в начале с 0 на 1, а затем с 1 на 0, т.е. не действовал единичный импульс, и триггеры не изменили свое состояние. Отсутствие необходимой последовательности изменения сигнала на счетном входе Т 1 объясняется тем, что триггер Т0 зафиксировался в единичном состоянии и передал на счетный 1Ттолько перепад с 0 на 1. На счетном входе Т2 вообще отсутствовали какие-либо изменения, т.к. предыдущий триггер Т1 не изменял состояние. Во время действия второго единичного импульса на счетном входе схемы счетчика (С) и триггера Т0, триггер Т0 переключается в нулевое состояние, ис выхода Q0 триггера Т0 создается перепад с 1 на 0, который поступает на счетный вход 1Ттриггера Т1, переключая его в единичное состояние (Q 1=1). Переключение триггера Т1 происходит потому потому,, что перепад на счетном входе1 Т с 1 на 0 по второму счетному импульсу и перепад с 0 на 1 на первом счетном импульсе составили необходимую последовательность изменения сигнала на счетном входе триггера Т1. Третий входной счетный импульс по входу С переключит триггер Т0 в единичное состояние, но триггеры Т1 и Т2 состояния не изменят изменят,, т.к. нет необходимой последовательности изменения сигнала на счетном входе1 Т и т.д. Временная диаграмма работы схемы счетчика приведена на рис. 7.51. Из временной диаграммы видно, что после прихода седьмого входного сигнала на счетный вход схемы счетчика (С) и триггера первого разряда 0Тпоказание счетчика по состоянию триггеров будет (111). При поступлении восьмого входного импульса счета счетчик переходит в нулевое (исходное) состояние, т.е. обнуляется (000), при этом на выходах СРсхемы возникают сигналы переноса в виде перепада сигнала с единицы «1» на ноль «0», которые также называются сигналами переполнения счетчика. Сигнал РС с выходе Q2 триггера Т2 является сигналом переноса по способу группового последовательного переноса, а сигналС1Р с выхода элемента D1 — сигнал переноса по способу группового параллельного переноса от счетчика на другой счетчик. 130

Р ис. 7.51. Вр Времен еменна ная я д и аг агра рам м ма р або аботт ы а син синхх рон ронног ного о с у мм мми и ру рующег ющего о счет сч ет чик чика а с естес твенным пор орядко ядком м из изме мене нения ния сос состоя тояни ни я и с после последоват довател ельны ьным м пе перенос реносом ом

На временной диаграмме (см. рис. 7.51) показано время задержки сигнала переноса (Tt), т.е. время необходимое на срабатывание триггера, из которого определяется общее время максимального счета счетчика с последовательным переносом между разрядами сч. Т макс.=nt T , где n — количество триггеров, Tt — время задержки срабатывания триггера, для n= n=3 3 максимальное время счета равносч.Tмакс.=3×t T. Недостатком счетчика с последовательным переносом является малое быстродействие. Из временной диаграммы видно, например, что для подсчета 44-х х импульсов последовательно должны сработать два триггера Т0 и Т1, а это равно удвоенному времени переключения триггера Т0, т.е. время задержки равноЗ =t T сч. макс.=2t T. Подавать очередной импульс в схему на входнельзя С до тех пор, пока не будет считана информация от предыдущего импульса. Поэтому необходимо, чтобы интервал (па пауза) уза) между входными импульсами (tп ) превышал значение времени задержкип(>t tз). Кроме основной функции — подсчет импульсов — счетчик обеспечивает деление частоты следования импульсов. Если частоту следования входных импульсов обозначить f=1/ 1/T T, где Т — период следования 131

а

б

в

Р ис. 7.52. В ари ариан антт ы сх схем ем п ре реобр обра а зов зован ани и я си син н х рон ронн н ы х т ри ригг ге геров ров в ас асинхро инхро нный Т- тр триггер иггер (сч счетный етный ): а — и з D в Т; б — из JK в Т; в — из JK в T

импульсов по входу Ссчетчика, то по выходу Q0 счетчика сигнал изменяется с частотой0= f f/2, на выходе Q1 — с частотой 1f=f/4 и т.д. Асинхронный суммирующий счетчик с естественным коэффициентом счета и последовательным переносом может быть построен на D- и JK- асинхронных триггерах, схемотехнически реализованных в режиме счетного триггера (рис. 7.52). Аналогичные суммирующие счетчики можно построить на триггерах, управление которыми осуществляется нулевыми импульсами (лог лог.. 0). Построение схемы такого счетчика осуществляется по таблице переходов счетчика (табл. 7.18), в которой описан процесс функционирования суммирующего асинхронного трехразрядного счетчика с последовательным переносом между разрядами, т.е. показано состояние триггеров в счетчике при действии каждого сигнала на входе счета С. Для определения функционального соединения триггеров в схеме счетчика между собой, производим синтез функциональной схемы счетчика. По таблице переходов (см. табл. 7.18) определяем функциональную взаимосвязь в счетчике между триггерами для каждого разряда. Запишем характеристические уравнения (функции) вида СДНФ для T,01 T и T 2, определяющих зависимость входов триггеров T,01 T и T 2 от состояния триггеров после действия сигнала счета, которое определяется по значениям Q n с добавлением индекса «t» к номеру разряда n, т.е. Q 0t, Q1t, Q2t, и сигнала по входуC . При записи функций вида СДНФ для истинных значений функций T,01 T и T 2, значение аргументаC из таблицы переходов берет132

Таблица 7.18 Таблица истинности (переходов) трехразрядного асинхронного суммирующего счетчика с естественным порядком изменения состояния и последовательным переносом при управлении лог. лог.0 0 № аргументы функции входного сигнала Q0 Q1 Q2 C Q0t Q1t Q2t T 0 T1 (импульса) и.с.

T2

Описание процесса функционирования счетчика на МS-триггере с управлением нулевым импульсом исходное состояние — 0 инф. (000)2=( =(0 0) 10 подготовка к счету 11-го го имп. (000)2=( =(0 0) 10 считает 11-й й имп. (001)2=( =(1 1) 10 подготовка к счету 22-го го имп. (001)2=( =(1 1) 10 считает 22-й й имп. (010)2=( =(2 2) 10

0

0

0

0

0

0

0

0

1

1

0

0

0

0

0

0

0

0

1

1

0

0

0

1

1

0

0

1

0

1

1

0

0

0

1

0

0

0

0

1

1

0

0

1

0

1

0

1

1

0

0

1

0

0

0

1

0

0

1

0

подготовка к счету 33-го го имп. (010)2=( =(2 2) 10

0

1

0

1

1

1

0

1

0

0

считает 33-й й имп. (011)2=( =(3 3) 10

1

1

0

0

1

1

0

0

0

0

подготовка к счету 44-го го имп. (011)2=( =(3 3) 10

1

1

0

1

0

0

1

1

1

1

0

0

1

0

0

0

1

0

1

1

0

0

1

1

1

0

1

1

0

1

1

0

1

0

1

0

1

0

0

1

1

0

1

1

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

0

1

1

1

1

1

1

1

0

0

1

1

1

0

1

1

1

0

0

0

1

1

1

1

0

0

0

1

1

1

1

2

3

4

5

6

7

8

считает 44-й й имп. (100)2=( =(4 4) 10 подготовка к счету 55-го го (100)2=( =(4 4) 10 считает 55-й й имп. (101)2=( =(5 5) 10 подготовка к счету 66-го го (101)2=( =(5 5) 10 считает 66-й й имп. (110)2=( =(6 6) 10 подготовка к счету 77-го го (110)2=( =(6 6) 10 считает 77-й й имп. (111)2=( =(7 7) 10 подготовка к счету 88-го го (111)2=( =(7 7) 10

имп.

имп.

имп.

имп.

считает 88-й й имп. (000)2=( =(8 8) 10 — переполнение счетчика

133

C обозначен с инся с инверсией, т.к. в таблице переходов аргумент версией. 0= Функция дл для я TQ

QQ 1t

0t

2t

C∨ QQ 0t

∨∨0t QQ 1t 2t QC

0t

1t

QQ 1t

QC Q0t QQ 2t ∨∨ 1t 2t

2t

CQ

0t

QQ 1t 2t C ∨

QC∨ Q QQ ∨ QQ 0tQ 1t QC 2t 0t 1t QC 2t .

Минимизируем полученную функцию T 0 вида СДНФ графиМинимизируем ческим способом с помощью карты Карно (рис. 7.53 а) и получаем 0= функцию TC , по которой видно, что на счетный входT 0 триггера нулевого разряда (Т0) соединен с счетным входом счетчика C, по которому в счетчик подаются нулевой импульсы счета. Функция дл для я TQ 1=

0t

QQ 1t 2tC ∨ Q 0tQQ 1t

∨∨0tQQ 1t 2t QC

0t

2t

Q0t Q1t Q QC C ∨ 2t

C ∨∨QQ 0t 1t QC 2t

QQ ∨ ∨∨ QQ 0t 1t QC 1t 2t QC 2t

QQ 0t 1t QC 2t .

Минимизируем полученную функцию T 1 вида СДНФ графиМинимизируем ческим способом с помощью карты Карно (рис. 7.53 б) и получаем функцию TQ 1= 0t , по которой видно, что счетный вход T1 триггера первого разряда (Т1) соединен с инверсным выходом Q0 триггера нулевого разряда (Т0) TQ ( 1 = 0 ). 2= Функция дл для я TQ

0t

QQ 1t

2t

C ∨ Q0t QQ 1t

2t

C∨∨QQ 0t 1t QC 2t

∨∨0tQQ ∨∨0t QQ 1t 2t C 1t 2t CQ 1t Q2t CQ 0t QQ ∨∨0t QQ . 1t 2t QC 0t QQ 1t 2t QC

а

б

в

Рис. 7.53. Минимиз ир Рис ирующи ующи е карты Карн Карно о для суммир ующ ующег его о сч счетчика, етчика, у п р а в л яемог яемого о лог лог.. 0, с е ст сте е с т в ен енн н ы м поря поряд д ком изменен изменени и я со сосс т оя оян ни я и последов пос ледоват ате е л ьн ьны ы м пе пер р енос еносом: ом: а — д ля функ ции T 0 ; б — дл я функ ции T1; в — д ля функ ции T 2 134

а

б

Рис. 7. 54. Ас Рис Асинхро инхро нный суммир ующий сч счетчик, етчик, у пра правляе вляе мый ло логг. 0, с естест венны м пор поря я дком изме изменения нения сост ояни я и послед последовательным овательным перен пер енос осом ом ме меж ж ду три ригг ггера ерам ми: а — фу функ нкциона циона л ьна ьная я схем схема; а; б — ус условно ловное е г ра рафи фиче ческое ское о б озн означение ачение

Минимизируем полученную функцию T 2 вида СДНФ графиМинимизируем ческим способом с помощью карты Карно (рис. 7.53 в) и получаем функцию TQ 2= 1t , по которой видно, что счетный вход T 2 триггера второго разряда (Т2) соединен с инверсным выходом Q1 триггера первого разряда (Т1) TQ ( 2 = 1 ). По функциям, полученным при минимизации, которые определяют функциональные связи между триггерами, строим функциональную схему трехразрядного асинхронного счетчика на асинхронных Т-триггерах (рис. 7.54 а), работающего от нулевого импульса (лог лог.. 0) по счетному входу (Т) с последовательным переносом между разрядами. По таблице переходов (см. табл. 7.18) также можно записать характеристические уравнения вида СДНФ, описывающие закон функционирования суммирующего счетчика для функций Q 0t, Q1t, Q2t, определяющих новое состояние триггеров в счетчике. В функциях Q0t, Q1t, Q2t показывается функциональная зависимость состояния триггеров после действия сигнала по входу счета (новое состояние), от состояния триггеров до действия сигнала по входу счета (Q0, Q1, Q2) и сигнала на входе счетаC( ). Состояние триггеров после действия сигнала счета, также как и до сигнала счета, определяется по сигналам с прямых выходов, и в таблице переходов новое состояние триггеров также отмечено символами nQс добавлением индекса Минимизацируя я функции «t» к номеру разряда n, т.е. 0tQ, Q1t, Q2t. Минимизациру 135

вида СДНФ для Q0t, Q1t, Q2t, можно вычислить минимальные функции вида ДНФ, которые определяет закон функционирования триггера в каждом разряде счетчика. Например, определим для триггера нулевого разряда Т0 закон функционирования по характеристическому уравнению вида СДНФ для функции Q0t. При записи функции значение аргумента C из таблицы переходов берется с инверсией, т.к. обозначение аргумента в таблице инверсное. QQ 0t СДНФ =

∨ QQ 2CQ

01

∨∨QQ 0 1 QC 2

0

∨∨ 0 QQ QQ CQ 12 1 2 CQ

∨∨ QQ QQ20CQ 1 2 C

01

. QQ QC 0 12 QC ∨ QQ 01 2

По карте Карно (рис. 7.55) проводим минимизацию функции Q0t вида СДНФ и получаем функцию вида ДНФQQ ∨ 0 C , ко0CQ 0t ДНФ = торая отражает закон функционирования триггера нулевого разряда счетчика, т.е. является характеристическим уравнением асинхронного двухступенчатого (одноступенчатого) Т-триггера, срабатывающего по перепаду (изменению) сигнала с 0 на 1 по счетному входу 0 Т от сигнала на счетном входе счетчика С. Характеристические уравнения для триггеров первого (Т1) и второго (Т2) разрядов записываются аналогично, с учетом того, что сигнал счета на счетный вход триггера Т1 поступает с триггера Т0 (выход Q0), а на счетный вход триггера Т2 с триггера Т1 (выход1).Q

Рис.. 7.55. М ини мизирующая карта К ар Рис арно но д ля определ ения з ако акона на фу н к цион фун циони и ров рован ани и я Т- три тригг г ера, у пр прав авл л яемог яемого о лог лог.. 0, в с у мм мми и ру рующем ющем счетч сче тчи и ке 136

Эти заключения сделаны на основании проведенных решений о функциональном соединении триггеров между собой. Таким образом, характеристические уравнения для триггеров Т1 и Т2 имеют вид: QQ ∨ Q12, Q2t ДНФ = QQ ∨ QQ . 0 QQ 10 1 21 1t ДНФ = Определяем состояние триггера нулевого разряда Т0 при нулевом сигнале в виде импульса на счетном входе счетчика С по переднему фронту импульса, т.е. по перепаду с 1 на 0 — С= С=1/0, 1/0, по функции: QQ 0t ДНФ =

0

∨ CQ

0

= () 0∧ CQ ∨∧ (( CQ

0

)(∨∧ 00 ) =0 ∨Q = Q0 . C) = QQ 0 ∧01

Из решения видно, что состояние триггера зависит от его предыдущего состояния. Исследуем Исследу ем значение функцииQQ ∨ 0 C для определен0t ДНФ = 0 CQ ного состояния триггера на примере одного триггера — триггера нулевого разряда (Т0). Если триггер нулевого разряда Т0 находится в единичном состоянии (Q0=1), а по счетному входу счетчика С, а соответсвенно, и по счетному входу триггера Т0, подается нулевой импульс, то по переднему фронту импульса, т.е. по перепаду с 1 на 0 (С= С=1/0), 1/0), значение функции равно QQ , и это указыва∨ 00CQ =()00∧ ∨∧ ()11 =01∨ ==1 0CQ 0t ДНФ = ет на то, что при С= С=0 0 триггер сохраняет свое состояние, т.е. не управляется. Аналогично это доказывается и для нулевого состояния триггера Q0=0 при С= С=1/0 1/0 QQ . ∨ 00CQ =() 10∧ ∨∧ ()01 =00∨ ==0 0t ДНФ = 0 CQ Рассмотрим теперь значение функции вида ДНФ при поступлении на счетный вход счетчика С, а соответственно, и на счетный вход Т0 триггера Т0, заднего фронта нулевого импульса, т.е. перепад с 0 на 1 (С=Т0=0/1). Если триггер находится в единичном состоянии (Q0=1), то, подставляя значение Q С=1 1 в функцию, определяем 0=1 и С= состояние триггера при действии заднего фронта нулевого имульса ∨ 00CQ =()01∧ ∨∧ ()10 =00∨ =0 ≠ = Q0 , т.е. состояние QQ 0CQ 0t ДНФ = триггера изменяется на противоположное от предыдущего состояния, которое предшествовало поступлению импульса на счетный вход, что видно по знаку инверсии в резуль результате тате решения функции и значению функции равном единице. Аналогично это доказывается и для нулевого состояния триггера Q0=0 и С= С=1 1 QQ ∨ 00CQ =() 11∧ ∨∧ ()00 =10∨ =1 ≠ = Q0. 0CQ 0t ДНФ = Сравнение схемы суммирующего счетчика, в котором триггеры срабатывают от единичного импульса (см. рис. 7.49), и схемы сум137

мирующего счетчика, в которой триггеры срабатывают от нулевого импульса (см. рис. 7.54), показывает показывает,, что функциональное соединение триггеров между собой в схемах счетчиков отличаются цепями соединения счетных входов триггеров с выходами триггеров предыдущих разрядов. Цепь соединения счетного входа триггеров каждого разряда с одним из выходов (прямым или инверсным) триггера другого разряда вызависит от характеристического уравнения, которое описывает закон функционирования счетчика для каждого разряда и закон функционирования триггера, на основе которых построен счетчик. На основе решений, полученных при минимизации характеристических уравнений, описывающих процесс функционирования схем суммирующих счетчиков (см. рис. 7.49 и 7.54), определили: – функциональную взаимосвязь триггеров в счетчиках между собой, записанную в виде функций; из функций: Т0=С, Т 1= Q 0, Т 2= Q 1 … Тn= Q n-1, где n — номер разряда триггера, для схемы с управлением единичным импульсом видно, что для построения схемы суммирующего счетчика необходимо счетные входы триггеров соединить с прямым выходом триггера предыдущего разряда, а из функций:TC , TQ … 0= 1= 2= 0 , TQ 1 для схемы с управлением нулевым импульсом, при n= TQ n 1 построении схемы суммирующего счетчика необходимо счетный вход триггера соединяется с инверсным выходом предыдущего триггера; – закон функционирования триггеров в счетчике, записанный в виде функций; из функций: , QQ ∨ 0 C , QQ QQ 0t = 0 CQ 1t = 1 QQ 0∨ 10Q 2t = 2 QQ 1∨ 21Q ... QQ ( n1) 1)tt = nn 1 QQ − 2∨ nn 1Q 2 для каждого триггера в схеме счетчика с управлением единичным импульсом видно, что состояние управляемого (последующего, старшего) триггера изменяется только по сигналу лог лог.. 0 (по заднему фронту единичного импульса — по перепаду с 1 на 0), поступающему с предыдущего (младшего) разряда счетчика, а из функций вида: ∨ 0 C , QQ ∨ Q1 , QQ 0t = 0CQ 1t = 0QQ 10 ∨ Q2 …QQ QQ Q 1QQ 2t = 21 ( n 1) 1)tt = n 1QQ nn ∨ 2 1 n− 2 138

видно, что состояние управляемого (последующего, старшего) триггера изменяется только при сигнале лог лог.. 1 (по заднему фронту нулевого импульса — по перепаду с 0 на 1), поступающему с предыдущего (младшего) разряда; функции, описывающие закон функционирования триггеров, относятся к схемам двухступенчатых триггеров, в которых полное срабатывание триггера (ведомая ступень) происходит по заднему фронту управляющего импульса, а по переднему фронту происходит только предварительное срабатывание триггера (ведущая ступень); доказательство этих выводов приведено выше при исследовании функции законов функционирования триггера для каждой схемы суммирующего счетчика и двухступенчатых Т-триггеров; закон функционирования, определяемый для одного триггера счетчика, аналогичен для всех триггеров данной схемы счетчика, если в схеме счетчика используются триггеры одного типа. Основываясь на выводах, полученных в резуль результате тате синтеза схемы суммирующего счетчика с последовательным переносом, можно построить схемы с параллельным и сквозным способами переносов. Особенностью работы счетчиков со сквозным и параллельным переносом является одновременность срабатывания триггеров всех разрядов при соответствующем переносе информации от младшего разряда к старшему разряду разряду.. Для удовлетворения условия одновременного срабатывания рекомендуется применять синхронные триггеры. Параллельный перенос — самый быстрый способ переноса, т.к. сигналы переноса на счетных входах Т всех разрядов триггеров формируются одновременно и переключение всех триггеров Т0÷Т2 осуществляется одновременно за времясч.Тмакс.=t Т + t И , где tИ — время задержки сигнала в логическом элементе И;T t— время задержки срабатывания триггера. Цепь параллельного переноса строится на элементах И для счетчиков на основе триггеров, управляемых единичными сигналами (импульсами), и на элементах ИЛИ для счетчиков на триггерах, управляемых нулевыми импульсами. Это можно доказать на основе синтеза схемы счетчика. Рассмотрим методом синтеза построение трехразрядного синхронного суммирующего счетчика с параллельным переносом между разрядами, процесс функционирования которого задан в таблице переходов (табл. 7.19). Для построения счетчика выбираем синхрон139

ный двухтактный счетный Т-триггер, который управляется единичным импульсом. В таблице переходов (табл. 7.19) показан процесс функционирования суммирующего счетчика с параллельным переносом между разрядами в счетчике на триггерах, управляемых единичными импульсами, т.е. показано состояние триггеров в счетчике при действии каждого сигнала на входе счета С. Для определения функционального соединения триггеров между собой в схеме счетчика с параллельным переносом между разрядами, производим синтез логической схемы счетчика. По таблице переходов (см. табл. 7.19) определяем функциональную взаимосвязь в счетчике между триггерами для каждого разряда. Запишем характеристические уравнения (функции) вида СДНФ для Т0, Т1, Т2, определяющих зависимость входов триггеров0,ТТ1, Т2 от состояния триггеров после действия сигнала счета, которое определяется по значениям Q 0t, Q1t, Q2t и сигнала по входу С. 0t функция для TQ 0=

0t

QQ 1t

∨∨0tQQ 1t функция для TQ 1= ∨

0t

2t

C∨ Q0t QQ 1t 2t C∨∨QQQC 0t 1t 2t

QC

2t

QQ 1t

2t

QQ ∨ 00ttQ QQ ∨ 1t 2tQC 1t 2tCQ

0t

0t

QQ 1t

C∨ Q0t QQ QQQC 1t 2t C ∨∨∨ 0t 1t 2t

Q QQ ∨∨0t QQ 1t 2tCQ 1t

0 0tt

функция для T2== Q0tQQ 1t

Q0t Q1t Q QC C ∨ 2t

2t

C∨ QQ 0t

2t 1t

CQ

0t

QQ ∨ 1t 2tCQ

QC QQ 2t ∨∨ 0t 1t QC 2t

C;

2t

Q0t QQ 1t 0t

QQ 1t

2t

2t

C

C;

Q0t QQ 1t

2t

C.

Минимизируем записанные функции вида СДНФ Т0, Т1 и Т2 граМинимизируем фическим способом с помощью карт Карно (рис. 7.56) и получаем функции вида ДНФ для Т0=С, Т 1=Q 0t и Т2=Q 0tQ1t, из которых видно, как необходимо соединять триггеры между собой, а также видно, что входной сигнал в схему счетчика необходимо подавать на счетный вход триггера нулевого разряда, но самым главным является то, что счетный вход Т2 соединяетсяс прямыми выходами Q0 и Q1 триггеров нулевого и первого разрядов через логическую функцию И. Такое сочетание (объединение) прямых выходов 0Qи Q1 триггеров нулевого и первого разрядов для соединения с счетным входом позволяю2, Т щее контролировать состояние этих триггеров при срабатывании триггера Т2, и создает в счетчике параллельный перенос между разрядами, т.е. является элементом переноса в схеме. 140

Таблица 7.19 Таблица истинности (переходов) трехразрядного асинхронного суммирующего счетчика с естественным порядком изменения состояния и параллельным переносом при управлении лог. лог.1 1 № аргументы функции входного сигнала Q0 Q1 Q2 C Q0t Q1t Q2t Т 0 Т 1 Т 2 (импульса) и.с.

Описание процесса функционирования счетчика на МS-триггере с управлением единичным импульсом исходное состояние — 0 инф. (000)2=( =(0 0) 10 подготовка к счету 11-го го имп. (000)2=( =(0 0) 10 считает 11-й й имп. (001)2=( =(1 1) 10 подготовка к счету 22-го го имп. (001)2=( =(1 1) 10 считает 22-й й имп. (010)2=( =(2 2) 10

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

0

0

1

0

0

0

1

0

1

0

0

1

1

0

0

1

1

0

1

0

0

0

0

1

0

0

0

0

0

1

0

1

0

1

0

1

0

0

подготовка к счету 33-го го имп. (010)2=( =(2 2) 10

0

1

0

0

1

1

0

0

1

1

считает 33-й й имп. (011)2=( =(3 3) 10

1

1

0

1

1

1

0

1

1

1

подготовка к счету 44-го го имп. (011)2=( =(3 3) 10

1

1

0

0

0

0

1

0

0

0

0

0

1

1

0

0

1

1

0

0

0

0

1

0

1

0

1

0

1

0

1

0

1

1

1

0

1

1

1

0

1

0

1

0

0

1

1

0

0

0

0

1

1

1

0

1

1

1

0

0

0

1

1

0

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

1

2

3

4

5

6

7

8

считает 44-й й имп. (100)2=( =(4 4) 10 подготовка к счету 55-го го (100)2=( =(4 4) 10 считает 55-й й имп. (101)2=( =(5 5) 10 подготовка к счету 66-го го (101)2=( =(5 5) 10 считает 66-й й имп. (110)2=( =(6 6) 10 подготовка к счету 77-го го (110)2=( =(6 6) 10 считает 77-й й имп. (111)2=( =(7 7) 10 подготовка к счету 88-го го (111)2=( =(7 7) 10

имп.

имп.

имп.

имп.

считает 88-й й имп. (000)2=( =(8 8) 10 — переполнение счетчика

141

а

б

в

Ри с. 7.56. Миними зир Рис ирующи ующие е карты Кар Карно но для суммир у ющего сч счетчика, етчика, у п ра равл вляемог яемого о лог. лог.1, 1, с е ст стес еств твен енны ным м поря поряд д ком измен изменени ения я со сост стоян ояни ия и парал лельны м пере переносо носом м меж ду ра разрядами: зрядами: а — д ля функции 0; Т б — для функции Т1; в — д ля функции Т2

По функциональным связям Т0=С, Т 1=Q 0 и Т 2=Q 0Q1 между триггерами строим функциональную схему 33-разрядного разрядного двоичного синхронного счетчика с параллельным (одновременным) переносом между разрядами на синхронных Т-триггерах, которые управляются единичными импульсами (рис. 7.57 а), схема построена в верикальном расположении триггеров. Сигнал переноса между разрядами с последнего разряда счетчика можно использовать как сигналы переноса в следующий счетчик. На рис. 7.57 а сигнал переноса из второго разряда в третий3 можно Т считать сигналом переноса в следующий счетчик СР, такой перенос в следующий счетчик будет называтьсья групповым последовательным переносом. Если использовать выходы из схемы счетчика С (сигнал счета) и Q0, Q1, Q2 (выходы с каждого разряда счетчика), то можно построить схему группового параллельного переноса в следующую группу — счетчик. Теперь рассмотрим построение трехразрядного синхронного суммирующего счетчика с параллельным переносом между разрядами, процесс функционирования которого задан в таблице переходов (табл. 7.20), в котором применим также синхронные двухтактные Т-триггеры, но управляемые нулевым импульсом. Для определения функционального соединения триггеров в схеме счетчика между собой, производим синтез функциональной схемы счетчика. 142

а

б

Рисс. 7.57. Cинхро нный суммирую щий сч Ри счетчик етчик с па парал рал лель ельным ным пере ерено носо сом м межд меж д у р аз азря ряд д ам ами, и, у пр прав авл л яем яемы ы й лог лог.. 1: а — фу фун н к цион циона а л ьна ьная я схем схема; а; б — условно условное е г раф рафиче ическое ское обо обозначен значение ие

По таблице переходов (см. табл. 7.20) определяем функциональную взаимосвязь в счетчике между триггерами для каждого разряда. Запишем характеристические уравнения (функции) вида СДНФ для 143

Таблица 7.20 Таблица истинности (переходов) трехразрядного асинхронного суммирующего счетчика с естественным порядком изменения состояния и параллельным переносом при управлении лог. лог.0 0 № аргументы функции входного сигнала Q0 Q1 Q2 C Q0t Q1t Q2t T 0 T1 (импульса) и.с.

T2

0

0

0

1

0

0

0

1

1

1

0

0

0

0

0

0

0

0

1

1

0

0

0

1

1

0

0

1

0

1

1

0

0

0

1

0

0

0

0

1

1

0

0

1

0

1

0

1

1

1

0

1

0

0

0

1

0

0

1

1

подготовка к счету 33-го го имп. (010)2=( =(2 2) 10

0

1

0

1

1

1

0

1

0

0

считает 33-й й имп. (011)2=( =(3 3) 10

1

1

0

0

1

1

0

0

0

0

подготовка к счету 44-го го имп. (011)2=( =(3 3) 10

1

1

0

1

0

0

1

1

1

1

0

0

1

0

0

0

1

0

1

1

0

0

1

1

1

0

1

1

0

1

1

0

1

0

1

0

1

0

0

1

1

0

1

1

0

1

1

1

1

1

0

1

1

0

0

1

1

0

1

1

0

1

1

1

1

1

1

1

0

0

1

1

1

0

1

1

1

0

0

0

1

1

1

1

0

0

0

1

1

1

1

2

3

4

5

6

7

8

144

Описание процесса функционирования счетчика на МS-триггере с управлением нулевым импульсом исходное состояние — 0 инф. (000)2=( =(0 0) 10 подготовка к счету 11-го го имп. (000)2=( =(0 0) 10 считает 11-й й имп. (001)2=( =(1 1) 10 подготовка к счету 22-го го имп. (001)2=( =(1 1) 10 считает 22-й й имп. (010)2=( =(2 2) 10

считает 44-й й имп. (100)2=( =(4 4) 10 подготовка к счету 55-го го (100)2=( =(4 4) 10 считает 55-й й имп. (101)2=( =(5 5) 10 подготовка к счету 66-го го (101)2=( =(5 5) 10 считает 66-й й имп. (110)2=( =(6 6) 10 подготовка к счету 77-го го (110)2=( =(6 6) 10 считает 77-й й имп. (111)2=( =(7 7) 10 подготовка к счету 88-го го (111)2=( =(7 7) 10

имп.

имп.

имп.

имп.

считает 88-й й имп. (000)2=( =(8 8) 10 — переполнение счетчика

T,01 T и T 2 , определяющих зависимость входов триггеров T,01 T и T 2 от состояния триггеров после действия сигнала счета, которое определяется по значениям Q 0t, Q1t, Q2t, и сигнала по входуC . 0t При записи функций вида СДНФ для истинных значений функций T,01 T и T 2 , значение аргументаC из таблицы переходов берется с инверсией, т.к. в таблице переходов аргумент C обозначен с инверсией. 0= Функция дл для я TQ

0t

QQ 1t

2t

C ∨ Q0t QQ 1t

∨∨0tQQ 1t 2tQC 1= Функция дл для я TQ

∨

0t

QQ 1t

2t

0t

CQ ∨

0t

QQ ∨∨ QQ 1t 2tC ∨ 0t 1t QC 2t

QQ ∨∨ QQQC 2t 0t 1t 2t 1t QC 2t

Q0t Q1t Q QC C ∨ 2t

C∨∨QQ 2t 0t 1t QC

QQ ∨ 00ttQ QQ ∨ 1t 2tQC 1t 2t CQ

0t

Функция дл для я T 2 = Q0t QQ 1t

2t

0t

QQ 1t

2t

C.

QQ ∨ 0t 1t QC 2t

QQ ∨QQ 0t 1t QC 0t 1t QC 2t 2t .

CQ ∨∨0t QQ 1t 2t CQ

0t

QQ ∨∨0t QQ 1t 2t CQ 1t 2t C

∨∨QQ 0t 1t QC 2t

QQ ∨∨QQ 0t 1t QC 0t 1t QC 2t 2t

∨∨0t QQ 2t QC 1t

0t

QQ ∨ 2t QC 1t

0t

QQ ∨ ∨ 2t 0t 1t QC

QQ ∨QQ 0t 1t QC 1t QC 2t 2t .

Минимизируем записанные функции вида СДНФ для T,01 T и T 2 Минимизируем графическим способом с помощью карт Карно (рис. 7.58) и получаем функции вида ДНФ дляTC , TQ 1= 0= 0 , T 2 = QQ 1∨ 12 2 t , из которых видно, как необходимо соединять триггеры между собой. Входной сигнал в схему счетчика необходимо подавать на счетный вход триггера нулевого разряда, счетный вход2 Тсоединяетсяс инверсными

а

б

в

Ри с. 7.58. Минимиз ир Рис ирующи ующи е карты Кар Карн но д ля суммирую щег его о счетчика , у пр прав авл л яемого лог лог.. 0, с ес естес теств твенн енны ы м поря поряд д ком изменен изменени и я с ост остоян ояни ия и пара па рал л лел лельны ьным м пе перенос реносом: ом:а — для функ ции T 0 ; б — дл я функции T1 ; в — для функ ции T 2 145

выходами Q0 и Q1 триггеров нулевого и первого разрядов через логическую функцию ИЛИ, что также позволяет контролировать состояние триггеров Т0 и Т1 при срабатывании триггера Т2, и создает в счетчике параллельный перенос. Таким образом, доказано, что для соединения счетного входа Т 2 необходим логический элемент ИЛИ для сочетания инверсных выходов Q0 и Q1 предыдущих триггеров Т0 и Т1 при реализации схемного решения в схеме с параллельным переносом на триггерах, управляемых нулевыми импульсами, который является элементом переноса в схеме. По функциональным связям TC , TQ 0= 1= 0 , T 2 = QQ 1∨ 12 2 t между триггерами можно построить функциональную схему 33-разрядного разрядного двоичного синхронного счетчика с параллельным переносом, аналогично построению схемы на рис. рис.7.57, 7.57, на синхронных Т-триггерах (рис. 7.59), которые управляются нулевыми импульсами. Таким образом, формирование сигнала переноса из младших разрядов в старшие в схемах синхронных счетчиков с параллельным переносом может быть организовано по следующим логическим выражениям: – в счетчиках с триггерами, управляемыми единичными импульсами Т0= С, Т 1=Q 0, Т 2=Q 0Q1, Т 3=Q 0Q1Q2 или Тn =Q n-1Qn-2Qn-i , где n — номер разряда триггера; i=0, 1, 2, 3 … и т.д. – в счетчиках с триггерами, управляемыми нулевыми импульсами Т0=С, Т 1= Q0 , TQ ∨ Q , TQ ∨ QQ ∨ 2 или 01 01 2= 3= ... ni . TQ nn 1∨ QQ 2∨∨ n = Исследование функциональных связей в функциональной схеме двоичного синхронного счетчика с параллельным (одновременным) переносом показывает показывает,, что по мере увеличения разрядности счетчика количество входов в элементах переноса схемы (логические элементы И и ИЛИ) будет возрастать, поэтому поэтому,, построение многоразрядного счетчика с параллельным переносом идет до тех пор, пока хватает входов в стандартных логических элементах И и ИЛИ, а затем переходят к схемам со сквозным или последовательным переносом. Рассмотрим построение трехразрядного синхронного суммирующего счетчика со сквозным переносом между разрядами (рис. 7.60), 146

а

б

Рисс. 7. 59. Cинхро нный суммирую щий сч Ри счетчик етчик с пар пара а ллель ным пере еренос носом ом меж ду р а з ря ряд д а м и, у п ра рав в л яем яемы ы й л ог ог.. 0: а — фу фун н к ц иона ионал л ьн ьна а я с хема хема;; б — ус условное ловное г р афи афиче ческо ское е о бо бозначен значение ие

в котором переносы из младших разрядов счетчика в старшие разряды организованы по логическим выражениям: 0Т=С, Т 1=Q 0, Т 2=Q 0Q1, Т 3=Т 2Q2 и т.д. 147

а

б

Рисс. 7. 60. Синхр онный суммир ующий сч Ри счетчик етчик с есте стве нным по порядк рядк ом измене изм енени ния я состояни я и сквозны м перен ереносом осом ме меж ж д у ра разрядам зрядам и, у п ра рав в л яем яемы ы й лог лог.. 1: а — фу фун н к ц иона ионал л ьн ьна а я схем схема; а; б — ус условное ловное г рафи рафиче ческое ское обозначен об означен ие

Сквозной перенос по быстродействию уступает параллельному переносу переносу,, т.к. чем старше разряд счетчика, тем больше ступеней переноса (логических элементов И) необходимо пройти при формировании сигнала переноса. Максимальное время сч. T макс. работы счетчика при срабатывании триггера старшего разряда определяется по формуле Tсч. макс.=t T+(n‒2) t И, где разность (n-2) указывает указывает,, что количество логических элементов в схеме счетчика на два меньше, чем число триггеров, т.к. нулевой и первый разряды (Т0 и Т1) получают сигнал переноса без логических элементов. В схемах с логическими элементами «ИЛИ» tИ — время задержки сигнала в логическом элементе «ИЛИ». Вычитающие двоичные счетчики. Вычитающие двоичные счетчики, реализующие микрооперацию вычитания, строятся аналогично суммирующим двоичным счетчикам с последовательным, сквозным, параллельным и групповым переносом. В вычитающих счетчиках вход каждого последующего триггера соединен с выходом предыдущего таким образом, что при переходе триггера младшего разряда из нулевого состояния в единичное состояние в цепи переноса появляется сигнал переноса, переводящий триггер старшего разряда в противоположное состояние. Рассмотрим синтез и работу трехразрядного асинхронного вычитающего счетчика с последовательным переносом и естественным порядком изменения состояния, закон функционирования которо148

Таблица 7.21 Таблица истинности (переходов) трехразрядного асинхронного вычитающего счетчика с естественным порядком изменения состояния и последовательным переносом на Т-триггерах при управлении лог. лог.1 1 Аргументы

№ входного сигнала (импульса)

Функции

исходное состояние триггеров, определяемое по сигналам на прямых выходах триггеров при действии сигнала по входу С Q0 Q1 Q2 C

и.с.

0

0

0

0

0

0

0

1

0

0

0

0

1

1

1

1

1

1

1

0

0

1

1

1

0

1

1

0

1

0

1

1

1

0

1

0

0

0

1

1

0

0

1

0

1

2

3

4

5

новое сигнал на вхосостояние дах Т1 и Т2 триггеров, с прямого определяемое выхода триггера Описание по сигналам предыдущего процесса функционирования счетчика на прямых разряда, выходах определяемый на МS-триггере триггеров, по состоянию с управлением при оконча- триггера, а сиг- единичным импульсом нии нал на входе Т0, действия определяемый сигнала по сигналу на по входу С входе счетчика С Q0t Q1t Q2t Т0 Т1 Т2 исходное состояние — 0 0 0 1 1 1 0 инф. (000)2=( =(0 0) 10 или переполнение подготовка к счету 11-го го 0 0 0 1 0 0 имп. (000) 2=( =(0 0) 10 или переполнение считает 11-й й имп. 1 1 1 0 0 0 (111) 2=( =(7 7) 10 подготовка к счету 22-го го 1 1 1 1 0 0 имп. (111) 2=( =(7 7) 10 считает 22-й й имп. 0 1 1 0 1 0 (110)2=( =(6 6) 10 подготовка к счету 33-го го 0 1 1 1 1 0 имп. (110) 2=( =(6 6) 10 считает 33-й й имп. 1 0 1 0 0 1 (101)2=( =(5 5) 10 подготовка к счету 44-го го 1 0 1 1 0 1 имп. (101) 2=( =(5 5) 10 считает 44-й й имп. 0 0 1 0 1 1 (100)2=( =(4 4) 10 подготовка к счету 55-го го 0 0 1 1 1 1 имп. (100) 2=( =(4 4) 10 1

1

0

0

0

0

считает 55-й й имп. (011)2=( =(3 3) 10

149

Таблица 7.21 (окончание) подготовка к счету 66-го го имп. (011) 2=( =(3 3) 10 считает 66-й й имп. 0 (010)2=( =(2 2) 10 подготовка к счету 77-го го 0 имп. (010) 2=( =(2 2) 10 считает 77-й й имп. 1 (001)2=( =(1 1) 10

1

1

0

1

1

1

0

1

0

1

1

0

0

0

1

0

0

1

0

1

0

1

0

1

0

1

1

0

1

0

0

1

0

0

0

0

1

0

0

1

1

0

0

1

0

1

подготовка к счету 88-го го имп. (001) 2=( =(1 1) 10

1

0

0

0

0

0

0

0

1

1

считает 88-й й имп. (000)2=( =(0 0) 10

6

7

0

8

го задан таблицей переходов на основе счетного Т-триггера, управляемого единичным импульсом (табл. 7.21). Необходимо отметить, что таблица переходов составлена, как и требует синтез, на основе высказывания, которое в данном случае отсутству отсутствует ет для упрощения. Из табл. 7.21 следу следует ет,, что изменение состояния триггера каждого последующего разряда присходит при изменении состояния триггера предыдущего разряда с нулевого состояния в единичное состояние. Для определения функционального соединения триггеров между собой производим синтез функциональной схемы вычитающего счетчика с естественным порядком изменения состояния и последовательным переносом между разрядами. По таблице переходов (см. табл. 7.21) определяем функциональную взаимосвязь триггеров каждого разряда счетчика между собой, в виде СДНФ записи характеристических уравнений для входов триггеров T0, T1 и T2. Q C∨ 1t 2t ∨ 0tQQ ∨∨0tQ ∨ 00ttQQ Q1t Q CQ 0t QQ 1t 2t CQ 1t 2tCQ 1t 2t C. 2t ∨∨0t QQ Функция дл для я T1 = QQ CQ 0t 1t QC 2t ∨ QQ 0t 1t Q2t CQ 1t 2t CQ 0t QQ 1t 2t C ∨

QC QQQC 2t ∨∨ 0t 1t 2t

Функция дл для я T0 = QQ 0t

1t

QC 2t ∨ QQ 0t

∨Q QQ Q 0t

1t

QC QQ 2t ∨∨ 0t 1t QC 2t

Функция дл для я T TQ 2Q=

0t

QQ 1t

∨∨∨ 0tQQ 1t 150

2t

∨ CQ

QC

2t

0t

1t

QQ 1t

QQ 1t

0t

2t

QQ 0t

∨QQ . QC 2t 0t 1t QC 2t

∨∨∨ CQ 0t QQ 1t

QC

2t

1t

QQ 1t

0t

QQ 0t

2t

2t

CQ

0t

QQ 1t

2t

C

QC∨ 00ttQ QQ 1t 2t C.

а

б

в

Рис. 7.61. Мин имизи зир ру ющ ющие ие карт ы К арно д л я выч итающе ющегго сч сче етч ика, у п р а в л яемог яемого о лог лог.. 1, с е с т ес естт в ен енн н ы м поря поряд д ком и зменен зменени и я с о с то тоя яни я и последо посл едовательн вательн ым перен переносом осом и пара л лельны м вводо вводом м ко кода: да: а — д ля функ ции T0; б — дл я функции T1; в — дл я функции T2

Минимизируем записанные функции по Т0 ,Т1 и Т2 графическим Минимизируем способом с помощью карт Карно (рис. 7.61) и определяем функциональную взаимосвязь между разрядами триггеров в виде функций ДНФ TC 0t, TQ 1t , по которым строим схему вычитаю01== , TQ 2= щего счетчика (рис. 7.62).

а Рис. 7.62. Асинхр онный вычит ающий сч Рис счетчик етчик с ес естеств теств енным по порядк рядк ом измен изм енени ения я состоян и я и после последова довател тельным ьным перен переносом осом ме меж ж д у ра разряда зряда ми, с у правлен ени ием лог лог.. 1 пар ара а л ле лел льным занес есен ением ием код кода а чис исл ла: а — фун фу н к ц ион иона а ль льна ная я схем схема; а; б — услов условное ное г рафи рафическо ческое е об обо о значен значение ие 151

Каждый триггер вычитающего двоичного счетчика так же, как и суммирующего, осуществляет сложение по модулю 2, поэтому закон функционирования триггеров в вычитающем счетчике также можно определить из характеристических уравнений вида СДНФ для Q0t, Q1t, Q2t. Закон функционирования триггера отражает зависимость состояния триггеров после действия сигнала по входу счета, от состояния триггеров до действия сигнала счета, которое определяется по Q0, Q1 и Q2, и сигнала счета (С). Например, для триггера нулевого разряда Т0 после действия сигнала счета, состояние которого отражает функция0tQ : QQ 0t СДНФ =

QQ 2 CQ ∨

01

QQ 2CQ ∨∨∨ 0 QQ 12 CQ

01

0

QQ 1 2 CQ

QQ 2 C ∨

01

∨∨QQ QC QQ1 QC ∨ QQ 01 20 2 0 12 QC . Минимизацируя Минимизациру я функцию Q 0t, получаем функцию ∨ 0 C , которая отражает закон функционирования QQ 0t ДНФ = 0 CQ триггера нулевого разряда счетчика, т.е. является характеристическим уравнением асинхронного двухступенчатого (одноступенчатого) Т-триггера, аналогично можно записать функции для триггеров остальных разрядов счетчика: первого — QQ ∨ 01Q и вто01QQ 1t ДНФ = рого — QQ ∨ 12Q . 2t ДНФ = 12QQ Процесс переходов, заданный в табл. 7.21, основан на том, что в нулевое состояние все разряды триггеров могут переходить при максимальном счете, т.е. для трехразрядного счетчика это 8 импульсов, когда происходит переполнение счетчика, при котором все триггера устанавливаются в нулевое состояние, и при минимальном количестве информации в счетчике. Поэтому Поэтому,, до поступления первого импульса в счетчик, в счетчике можно принять количество информации равным нулю или переполнение (000) 2. В соответствии с этим, при подаче первого импульса в вычитающем счетчике должно быть семь информаций, что указано в двоичной системе счисления (111) 2. После прихода восьмого импульса счетчик устанавливается в исходное состояние (000)2. Срабатывание триггера Т0 происходит от каждого импульса по заднему фронту единичного импульса по перепаду с 1 на 0, триггер Т1 срабатывает в два раза реже, чем Т0 и т.д. Рассмотрим работу вычитающего счетчика с последовательным переносом (см. рис. 7.62). Перед началом счета триггеры счетчика установим в нулевое состояние сигналом лог лог.. 0 по входу ускоренного 152

сброса R (уст ст.. 0). В таком начальном состоянии с инверсных выходов Q0 и Q1 триггеров Т0 и Т1 на счетные входы 1Ти Т2 триггеров Т1 и Т2 поступает лог лог.. 1, обеспечивая установку в единичное состояние ведущей (первой) ступени. По переднему фронту первого входного единичного импульса (перепад с 0 на 1 — 0/1) на счетном входе С, а соответственно, и на счетном входе0 Т триггера Т0, переключается ведущая ступень триггера Т0 в единичное состояние. Общее состояние триггеров счетчика, т.е. состояние ведомых (вторых) ступеней триггеров, не изменяется — в счетчике ноль информации (000 2). При действии заднего фронта имульса на входе С0), (Тт.е. перепад с 1 на 0 — 1/0, ведомая (вторая) ступень триггера Т0 переключается в единичное состояние, что соответству соответствует ет полному переключению триггера Т0 в единичное состояние. С инверсного выхода Q0 триггера Т0 на счетный вход Т 1 триггера Т1 передается перепад с 1 на 0 — 1/0, т.к. триггер Т0 перключился в единичное состояние, что обеспечивает переключение ведомой ступени триггера Т1, и всего триггера, в единичное состояние, поскольку ведущая ступень триггера находится также в единичном состоянии. За счет изменения состояния триггера Т1 с единичного на нулевое, на счетный вход2 Т триггера Т2 с инверсного выходаQ1 триггера Т1 также поступает перепад с 1 на 0 (1/0), что приводит к перевороту триггера Т2 в единичное состояние. Таким образом, по окончании действия первого входного единичного импульса на счетном входе С схемы, все триггеры устанавливаются в единичное состояние, что соответству соответствует ет в двоичной системе числу (111)2, которое равно в десятичной системе — (10 7). На первый взгляд этот результат несколько непонятен, т.к. в счетчике в начальном состоянии все триггеры были в нулевом состоянии (0002), что соответству соответствует ет десятичному числу ноль (10 0)=( =(000) 000) 2. Однако необходимо вспомнить, что модуль максимального счета (максимально возможное количество посчитанных импульсов в счетчике), n определяемый по формуле М макс.сч.=2 , всегда равен исходному сомакс.сч. стоянию счетчика, т.е. началу счета (000) 2. Такая позиция называется переполнением счетчика. Результат переполнения 33-разрядноразрядно3 го счетчика (рис. 7.62) равен (8) 10 (М макс.сч.=2 =8), что соответствует нулевому состоянию триггеров и трехразрядному числу (000 2), а для четырехразрядного счетчика — числу (1000 2). Это факт доказывается резуль результатом, татом, полученным при подсчете одного импульса, при 153

котором в счетчике устанавливается число (111) =(7) 7) 10, т.е. происхо2=( дит вычитание из переполненного 33-разрядного разрядного счетчика единицы. Если представить переполнение 33-разрядного разрядного счетчика в виде 44-разразрядного числа (1000) 2, в котором старший разряд (третий разряд) отмечен лог лог.. 1, что указывает на перенос лог лог.. 1 из второго разряда, т.е. переполнение, то можно записать математическую функцию вычитания из переполненного счетчика (1000) =(111) 111)2. 2 –(001) 2=( При втором счетном импульсе на входе схемы С триггер Т0 переворачивается в нулевое состояние и с инверсного выхода Q0 на счетный вход триггера Т1 поступает перепад с 0 на 1 — 0/1, по которому срабатывает только ведущая ступень Т1, переворачиваясь из нулевого в единичное состояние, но общее состояние триггера Т1 — единичное. На счетном входе 2Ттриггера Т2 вообще отсутствуют какие-либо изменения, т.к. предыдущий триггер Т1 не изменил состояние, и триггер Т2 остается в единичном состоянии. Таким образом, по окончании действия второго входного единичного импульса на счетном входе С схемы, триггеры находятся в состоянии, что соответствует ответству ет в двоичной системе числу (110) 2, которое равно в десятичной системе — (6)10 10, т.к. триггер Т0 в нулевом состоянии, Т1 — единичном, Т2 — единичном. Третий входной счетный импульс по входу С переключит триггер Т0 в единичное состояние, а триггер Т1 в нулевое состояние, что соответствует соответству ет числу (101) =(5) 5) 10. При поступлении каждого следую2=( щего счетного импульса количество информации в счетчике будет уменьшаться на единицу единицу.. После прихода 88-го го входного импульса показание триггеров в счетчике будет «000», что соответству соответствует ет двоичному числу (000)2, т.е. переполнению счетчика. Рассматривая работу счетчика, видно, что состояние каждого последующего разряда зависит только от изменения состояния предыдущего разряда, т.е. действует последовательный перенос от разряда к разряду разряду.. Временная диаграмма, поясняюшая работу схемы асинхронного вычитающего счетчика с последовательным переносом и естественным порядком (см. рис. 7.62), приведена на рис. 7.63. Из временной диаграммы видно, что триггеры счетчика после прихода первого входного сигнала (импульса) на счетный вход схемы счетчика (С) и на вход триггера первого разряда0, Тимеют 154

Р ис. 7.63. Вре Времен менн н а я д иа иагг ра рам м м а р аб або о т ы си син н х р он онно ногг о в ы ч и т а ющег ющего о с че четт ч и к а с естест венным поряд ко ком м изм измене енени ния я состоян ия и с посл последо едовательн вательн ым перенос пер еносом ом

состояние равное (111) 2. При поступлении восьмого входного импульса счета счетчик переходит в нулевое (исходное) состояние, т.е. обнуляется (000) 2, при этом на выходеPC1 схемы возникает сигнал переноса в виде перепада сигнала с нуля «0» на единицу «1» для следующего счетчика, который также называют сигналом переполнения счетчика. Счетчик может работать не только с нулевой информации, когда триггеры всех разрядов находятся в нулевом состоянии, но и с предварительно записанной информации любого (в пределах разрядности счетчика) двоичного числа в его счетные разряды. Для записи в счетчик первоначальной (предварительной) информации в схему вводят информационные входы для ввода параллельного двоичного кода числа. Входы для ввода параллельного двоичного кода создаются на основе асинхронных входов ускоренной установкиS() или сброса (R ) каждого триггера. Код для ввода числа может быть прямым, инверсным или парафазным. Рассмотрим построение информационных входов для ввода параллельного двоичного кода числа на примере схемы вычитающего счетчика на рис. 7.62. В счетчике входыD 0 , D 1 , D 2 являются информа155

ционными входами для записи параллельного кода числа, созданные на основе входовS каждого разряда триггера. Так как информационные входы D инверсные, то для записи, например, кода (011) =(3) 3) 10 2=( надо взять его инверсию, и на входы лог.. 0, а на вход D 0 и D 1 подать лог лог.. 1, что позволит установить триггеры Т0 и Т1 в единичD 2 подать лог ное состояние (лог лог.. 1), а триггер Т2 — нулевое (лог лог.. 0). Если на информационные входыD 0 , D1 и D 2 установить инверторы (логические элементы НЕ), то можно производить запись информации в прямом параллельном коде по входам0,D D 1, и D 2, т.к. инверторы, соединенные на схеме пунктиром, инвертируют поступающий прямой код. Аналогичные информационные входы, по которым производят запись числа в параллельном коде, могут быть построены и в рассмотренных схемах суммирующих счетчиков. При наличии таких входов имеется возможность использовать счетчик не только для счета с нулевого состояния информации в счетчике, но и с любого ранее занесенного числа, т.е. суммировать к ранее имеющейся информации, или вычитать из ранее имеющейся информации. Рассмотрим построение и работу схемы трехразрядного синхронного вычитающего счетчика со сквозным переносом и естественным порядком изменения состояния триггеров, построенной на синхронных двухступенчатых D-триггерах, с управлением единичным импульсом (лог лог.. 1). Таблица переходов (табл. 7.22) вычитающего трехразрядного синхронного счетчика показывает закон его функционирования и позволяет определить функциональную взаимосвязь триггеров каждого разряда счетчика между собой по цепям переноса. Для определения функционального соединения триггеров между собой по цепям переноса, которые обеспечивают сквозной перенос и естественный порядок изменения состояния триггеров, производим синтез функциональной схемы вычитающего счетчика. По таблице переходов (см. табл. 7.22) записываем в виде СДНФ характеристические уравнения для входов триггеров0,DD 1 и D 2, по которым определим функциональную взаимосвязь триггеров каждого разряда счетчика между собой по цепям переноса, и функции для построения цепей переноса, через короторые осуществляется связь между разрядами. 156

Таблица 7.22 Таблица истинности (переходов) трехразрядного асинхронного вычитающего счетчика с естественным порядком изменения состояния и сквозным переносом на D-триггерах при управлении лог. лог.1 1 № входного сигнала (импульса) и.с.

аргументы C

функции

Q0 Q1 Q2 Q0t Q1t Q2t D 0 D 1 D 2

0

0

0

0

0

0

0

1

1

1

1

0

0

0

0

0

0

1

1

1

0

0

0

0

1

1

1

0

1

1

1

1

1

1

1

1

1

0

1

1

0

1

1

1

0

1

1

1

0

1

1

0

1

1

0

1

1

1

0

1

0

0

1

1

1

0

1

0

0

1

1

1

0

1

1

0

1

0

0

1

0

1

0

1

0

0

1

1

1

подготовка к счету 44-го го имп. (101)2=( =(5) 5) 10 0 считает 44-й й имп. (100)2=( =(4) 4) 10

1

0

0

1

0

0

1

1

1

0

0

0

0

1

1

1

0

0

1

подготовка к счету 55-го го имп. (100)2=( =(4) 4) 10 0 считает 55-й й имп. (011)2=( =(3) 3) 10

1

1

1

0

1

1

0

0

1

0

0

1

1

0

0

1

0

1

0

0

1

0

1

0

0

1

0

1

0

0

0

0

1

0

1

0

0

0

0

0

1

1

0

0

1

0

0

0

0

0

0

1

0

0

0

0

0

1

1

1

1

2

3

4

5

Описание процесса функционирования счетчика на МS-триггере с управлением единичным импульсом исходное состояние — 0 инф. (000)2=( =(0) 0) 10 или переполнение подготовка к счету 11-го го имп. (000)2=( =(0) 0) 10 или переполнение считает 11-й й имп. в режиме вычитания (000)2– –(001) 10=( =(111) 111) 2=( =(7) 7) 10 подготовка к счету 22-го го имп. (111)2=( =(7) 7) 10 считает 22-й й имп. в режиме вычитания (111)2– –(001) 10=( =(110) 110) 2=( =(6) 6) 10 подготовка к счету 33-го го имп. (110)2=( =(6) 6) 10 считает 33-й й имп. (101)2=( =(5) 5) 10

6

7

8

подготовка к счету 66-го го имп. (011)2=( =(3) 3) 10 считает 66-й й имп. (010)2=( =(2) 2)10 подготовка к счету 77-го го имп. (010)2=( =(2) 2) 10 считает 77-й й имп. (001)2=( =(1) 1)10 подготовка к счету 88-го го имп. (001)2=( =(1) 1) 10 считает 88-й й имп. (000)2=( =(0) 0)10

157

QQ 1t

2t

∨∨ QQ 0t 1tQQ 2t

0t

QQ 1t 2 2tt .

QQ 2t∨∨∨ 0t QQ 1t

2t

QQ 2t 0t 1t QQ

0t

Q QQ 1tQ 2t .

QQ 2t∨

2t

Функция дл для я D 0 СДНФ = QQ 0t

1t

Функция дл для я D 1 СДНФ = QQ 0t

1t

Функция дл для я D 2 СДНФ = QQ 0t

1t

QQ 2t∨

0t

QQ 1t

0t

∨QQ ∨ QQ 0t 1t Q 2t . 0t 1tQ 2t ∨

Минимизируя функции вида СДНФ для D 0, D 1 и D 2 с помощью Минимизируя карт Карно (рис. 7.64), получим характеристические уравнения вида ДНФ, по которым строим схему вычитающего счетчика (рис. 7.65). DQ QQ ∨ 01Q, D 21= QQ ∨∨ 01 01 Q 2. 0 == 0, DQ 1 20 QQ 2 QQ Как видно из уравнений, чем старше разряд в счетчике, тем сложнее цепи переноса, что определяется особенностями работы D-триггера в схемах вычитающих счетчиков, в которых триггеры старших разрядов изменяют свое состояние только при переходе триггеров младших разрядов с 0 на 1. Входы синхронизации С0, С1 и С2 триггеров всех разрядов объединены в общий вход синхронизации, который в схеме счетчика на триггерах D-типа является и счетным входом счетчика, по которому в счетчик поступают входные импульсы счета. Рассмотрим работу синхронного вычитающего 33-разрядного разрядного счетчика со сквозным переносом и естественным порядком изменения состояния триггеров (см. рис. 7.65). Перед началом счета триггеры счетчика установим в нулевое состояние сигналом лог лог.. 0 по входу ускоренного сброса R (уст ст.. 0), т.е. начало счета будет начинаться нулевой информации в счетчике (код числа 100=0002). В таком начальном состоянии триггеров счетчика с инверсных выходовQ0 и Q1 триггеров Т0 и Т1 на информационные входы D 1 и D 2 триггеров Т1

а б в Р ис. 7.6 4. М и н и м из изи и ру рующ ющие ие к а р т ы К арн арно о д л я вы выч ч и т а ющ ющег его о с че четт ч и к а, у п ра рав в л яемог яемого о лог лог.. 1, с ес естт ес естт в ен енн н ы м пор поря я д ком и зменен зменени и я со сосс тоя тоян ни я и скв ск в озн озны ы м пер перенос еносом: ом: а — дл я функции D 0; б — для функции D 1; в — дл я функции D2 158

а

б

Рис. 7.65. Синхро нный вычита ющий сч Рис счетчик етчик на D-тр иггер ах с естес тве твенным нным поря пор я дком изме изменения нения сост ояни я и ск сквозным возным перен переносом осом ме меж ж д у ра разряда зряда ми, уп ра рав в ляем емы ый лог. 1: а — фу фун н к ц иона ионал л ьн ьна а я схем схема; а; б — ус условно ловное е г ра рафи фич ч еско еское е обозн об означение ачение

и Т2 поступает лог лог..1, а на вход 0Dлог лог..1 поступает с инверсного выхода D0, по цепи обратной связи с выходаQ0 . Передача сигнала на входы D1 и D2 триггеров Т1 и Т2 с инверсных выходов триггеров предыдущих разрядов происходит по элементам схем цепей переноса, построенным в соответствии с характеристическими уравнениями, определяющими функциональную взаимосвязь триггеров между собой. Покажем прохождение сигнала по цепям переноса на примере цепи с инверсного выходаQ0 на вход D1, построенной по функции лог.. 1 поступаDQ QQ∨ 01Q , определяющей эту связь. Сигналы лог 01 1= ют на входы элемента И (D2) с инверсных выходов Q0 и Q1 , обеспечивая выполнение операции «И», т.е. выполнения элементарной конъюнкции QQ в общей функции для D1, и получение на выходе 01 01 элемента D2 лог лог.. 1, которая передается на вход логического элемента D3. Элемент D3 на сигнале лог лог.. 1 выполняет операцию «ИЛИ», и с выхода элемента D3 лог лог..1 передается на вход D Т1. 1 триггера Аналогично сигнал лог лог..1 передается на вход 2D триггера Т2 в соответствии с законом функционирования триггера, т.е. функции ∨ QQ DQ QQ QQ 2 . 21= 20 2∨ 01 По переднему фронту первого входного единичного импульса (перепад с 0 на 1 — 0/1) на счетном входе схемы счетчика (С), а соответственно, и на входах синхронизации всех триггеров счетчика 159

(С0, С1 и С2), происходит переключение ведущих ступеней триггеров в единичное состояние, а по заднему фронту импульса (перепад с 1 на 0 — 1/0) переключение ведомых ступеней в единичное состояние. Общее состояние триггеров счетчика, т.е. состояние ведомых (вторых) ступеней триггеров, при действии заднего фронта первого имульса на входе С — единичное, что соответствует количеству информации равной (111) =(7) 7) 10. 2=( В единичном состоянии триггера Т0 на информационный вход D 0 передается лог лог.. 0 с инверсного выхода Q0 , подготавливая Т0 к перевороту в нулевое состояние при поступлении импульса по входу синхронизации С0 триггера. При этом на информационных входах 1D и D 2 триггеров Т1 и Т2 поступает лог лог.. 1. Например, для триггера Т1 лог.. 1 на вход D1 поступает при выполнении операции «И» на элеменлог те D1 на лог лог.. 1, поступающих с выходов 0Qи Q1, и операции «ИЛИ» на элементе D3 по сигналу лог лог.. 1, поступающему с выхода элемента D1, что соответству соответствует ет элементарной функции закона функциоQQ 01 01 нирования триггера Т1. Аналогично, единица поступает на вход D2, в соответствии с элементарной функциQQ . Таким образом, триг01 01 геры Т1 и Т2 при сигнале лог лог.. 1 на входах 1Dи D2, соответственно, не могут изменить единичное состояние по сигналу на входах синхронизации С, поступающем при втором импульсе счета на входе схемы С. Изменяет состояние только триггер Т0, а, в соответствии с этими рассуждениями, состояние триггеров в счетчике после поступления второго импульса счета на вход схемы такое: Т0 — нулевое, Т1 и Т2 — единичное, т.е. в счетчике количество информации равное двоичному числу (110)2, которое равно в десятичной системе — (10 6). По количеству информации видно, что в счетчике производится вычитание (111)2 –(001) 2=( =(110) 110)2. Аналогично можно рассмотреть работу счетчика и по следующим импульсам (сигналам) счета. Рассматривая работу счетчика, видно, что состояние каждого триггера последующего разряда зависит не только от изменения состояния триггера предыдущего разряда, но и от состояния последующих триггеров и собственного состояния триггера, т.е. действует сквозной перенос от разряда к разряду разряду.. Наиболее простым схемным решением трехразрядного синхронного вычитающего счетчика со сквозным переносом и естественным порядком изменения состояния триггеров при счете может быть 160

а

б

Ри с. 7. 66. Синхро нный вычитаю щий сч Рис счетчик етчик на JK JK-- тр триггер иггер ах с естес тве твенным нным поряд пор ядко ком м изме измене нени ния я состоян и я и сквозны м пере переносо носом м меж межд д у разря дами, уп ра рав в ляем емы ый ло логг. 1: а — фу фун н к ц иона ионал л ьн ьна а я схем схема; а; б — ус условно ловное е г ра рафи фическо ческое е обозн об означение ачение

схемное решение на синхронных двухступенчатых JK-триггерах, управляемых единичным импульсом (рис. 7.66). В схеме вычитающего счетчика на JK-триггерах во входном триггере (Т0) счетный вход (Т0) можно соединить непосредственно со входом Сили подключить непосредственно на вход 0Тлогическую единицу (показано пунктиром). Работа триггеров JK-типа, примененных в схеме, происходит только от единичных импульсов по входу синхронизации и единичном потенциале на входах J- и K-, т.к. триггеры построены на логических элементах И-НЕ (прямая логика с прямыми входами, управляемые единицами). Так как в JKтриггерах нет запрещенных комбинаций по входам J- и K-, то одновременная подача единицы на оба этих входа и единичного сигнала на вход синхронизации приводит к изменению состояния триггера от каждого сигнала по входу синхронизации, т.е. триггер работает как счетный. Это существенно упрощает построение схемы. В то время, как в D-триггере с прямыми входами состояние триггера определяет уровень сигнала по входу D, что и потребовало в вычитающем счетчике на D-триггерах (см. рис. 7.65) введения дополнительных элементов в цепях переноса для управления сигналом по D-входам. В рассмотренных счетчиках, по аналогии со счетчиком на рис. 7.62, можно построить информационные входы (0D , D 1, D 2 … D n) для занесения (записи) параллельного кода какого-либо числа перед началом работы счетчика. 161

Более подробно построение входов для занесения параллельного кода числа будет объяснено при рассмотрении схем регистров. Для повышения скорости работы вычитающего счетчика могут быть также использованы параллельные цепи переноса, принцип построения которых показан на примере суммирующих счетчиков. Наиболее простым схемным решением вычитающих счетчиков с параллельным переносом является счетчик на основе синхронных Т- и JK-триггеров. Особо необходимо рассмотреть принцип организации группового переноса в схемах счетчиков с естественным порядком изменения состояния триггеров при счете. Под групповым переносом в схемах счетчиков понимается перенос информации из одного счетчика (группы) в другой счетчик (группу), т.е. практически является функциональным соединением отдельных счетных схем (групп) в общую единую счетную схему (группу). Необходимость такого соединения возникает в нескольких случаях, но сам смысл группового переноса от этого не меняется. Необходимость применения группового переноса при построении схем счетчиков может быть вызвана рядом причин: – если максимальный и эффективный модули счета (макс.сч. М , М эф.сч.) для имеющихся счетчиков меньше необходимого максимального и эффективного модулей счета для создаваемой схемы счетчика; – если число разрядов счетчика превышает число входов логических элементов И, установленных для связи триггеров в схемах при организации параллельного или сквозного переноса между разрядами счетчика; – если необходимо уменьшить максимальное время счета счетчика (Тмакс. сч.). При необходимости уменьшения максимального времени счета счетчика производят искуственное разделение схемы счетчика на несколько отдельных схем, между которыми организу организуется ется групповой перенос. Таким образом, какие бы причины не вызвали необходимость построения схем счетчиков с групповым переносом, основной особенностью при такой организации связей в схемах счетчиках является передача информации не между отдельными разрядами, а между группами разрядов, т.е. соединение отдельных 162

в единый счетный каскад. Более подробно организация схемотехнических решений в счетных схемах с групповым переносом будет рассмотрена далее при изучении каскадного соединения счетчиков. Реверсивные двоичные счетчики В практических схемах не всегда бывает целесообразно использовать счетчики одного назначения — суммирующие или вычитающие. Это связанно с резким повышением, практически в два раза, количества логических элементов, что ведет к снижению экономических показателей, т.к. вычитающие счетчики используются вообще редко. В связи с этим, разработали двунаправленные счетчики, счет в которых может увеличиваться или уменьшаться (такие счетчики называют реверсивными счетчиками). Реверсивный счетчик допускает в процессе работы переключение из режима суммирования в режим вычитания и наоборот наоборот.. В зависимости от характера управляющих сигналов различают счетчики с двумя счетными входами и одним счетным и дополнительным знаковым входом. Реверсивный счетчик с двумя счетными входами имеет счетный вход сложения (обозначается +1, или +С, или С1, или СU , или ТС), выход переноса сложения (обозначается ТC U , PC ), счетный вход вы– читания (обозначается –1, или С, или С1, или СD , или ТВ), выход переноса вычитания (обозначается ТDС, РВ) и вход разрешения счета (обозначается С, V или S). Одновременная подача сигнала по входу сложения и вычитания недопустимо недопу стимо — запрещено. Эта особенность должна быть отражена функционально при построениии схемы, т.е. в таблице переходов. Реверсивный счетчик с одним счетным входом имеет счетный вход (С, С0, СВХ ), выход переноса (ТС, ТCU , PC, ТС D , РВ) и знаковые входы (Е1, Е2, U/D, Sg, +/ +/– –), управляющие направлением счета, которых может быть два (Е1, Е2) или один U/D, gS, +/ +/– –. Если в схеме два знаковых входа, то одновременная подача управляющих сигналов также недопу недопустима, стима, как и в счетчиках с двумя счетными входами недопу недопустимо стимо одновременное по ним управление. При знаковом входе направление счета изменяется уровнем сигнала на знаковом входе 0 или 1, т.е. запрет исключается схемным решением счетчика. 163

а

б Р ис. 7.67. Рев Реве ерс рси и вн вны ы й д вои воич ч ны й сче четт ч и к на JK-три ригг г е ра рахх с посл последова едоватт ельны м пере переносом носом ме меж ж ду ра разряда зряда ми и одн одним им счетн ым вхо входом дом,, с п а ра рал л ле лел л ьн ьны ы м вв вводом одом (за зап п ис исью ью)) код кода а ч ис исл л а: а — фу фун н к ц ион иона а л ь на ная я схем схема; а; б — ус условно ловное е г раф рафи и че ческое ское о бо бозначен значени ие

Любой из рассмотренных вариантов реверсивных счетчиков можно реализовать по синхронному или асинхронному принципу с любым видом переноса сигнала между триггерами разрядов. На рис. 7.67 показана функциональная схема 33-разрядного разрядного реверсивного счетчика на JK-триггерах с последовательным переносом и естественным порядком изменения состояний триггеров разрядов. Счетчик с одним счетным входом (C) и входами управления направлениями счета (E1 — разрешающего сложение и E2 — разрешающий вычитание). Межразрядные связи выполнены на элементах И и ИЛИ, или на базисном элементе 2И-2ИЛИ для организации счета в одном из направлений — сложение или вычитание. Реверсирование достигается тем, что в цепях многоразрядных связей за счет единичного сигнала на входе разрешения сложения E1 производится соединение 164

прямых выходов предыдущих триггеров (0Q, Q1, Q2 и т.д.) со счетными входами следующих разрядов триггеров (соответственно 0, T 1, T 2 и т.д.). При единичном сигнале на входе разрешения вычитания E2 производится соединение инверсных выходов предыдущих разрядов триггеров со счетными входами последующих разрядов триггеров Q0( →Т1, Q1 →Т2 и т.д.). Тем самым организуются цепи переноса сигнала от разряда к разряду для передачи сигнала и срабатывания триггеров в соответствии с принципами работы в соответствующем режиме: – при сложении триггер старшего разряда сохраняет свое состояние при переходе триггера младшего разряда (предыдущего) из состояния 1 в состояние 0, т.е. только при этом условии появляется сигнал переноса; – при вычитании триггер старшего разряда изменяет свое состояние при переходе триггера младшего разряда (предыдущего) из состояния 0 в состояние 1, т.е. только при этом условии появляется сигнал переноса. В схеме счетчика JK-триггера реализованы как счетные триггеры, путем объединения J- и K-входов, для создания счетного входа. Это преобразование позволяет получить синхронный T-триггер, в котором вход синхронизации триггера C можно использовать как счетный вход (T0, T 1, T 2). Дополнительно созданный счетный вход, созданный на основе J- и K-входов, можно использовать в разных вариантах: – непосредственно на вход подать сигнал высокого уров ня — лог лог.. 1; необходимо отметить, что это характерно для JK-триггеров с прямыми входами, т.е. управляемые лог лог.. 1 (на схеме показано пунктиром), для триггеров с инверсными входами необходимо создать сигнал нижнего уровня — лог лог.. 0, в этих случаях счетчик будет асинхронный; – объединить все счетные входы и создать вход разрешения счета V (C, S), который разрешает работу счетчика (обеспечивает условия) при уровне сигнала лог лог.. 1 на нем и запрещает — при уровне сигнала лог лог.. 0, характерные уровни для JK-триггеров с прямыми входами, этот вариант позволяет создать синхронный счетчик. Входы D0, D 1, D 2 являются информационными входами для занесения параллельного кода в счетчик перед началом работы (счета). 165

Как уже отмечалось, для занесения параллельного кода используют асинхронные раздельные входы бистабильных ячеек памяти в структуре триггера. Так как двухтактный JK-триггер имеет прямые входы J и K и прямой вход синхронизации (С), то это означает то, что триггер построен на базисных элементах И-НЕ. В базисе И-НЕ бистабильная ячейка — это асинхронный одноступенчатый RS-триггер с инверсными входами, т.е. управляется сигналами низкого уровня (лог лог.. 0). Вследствии этого, если использовать входы S непосредственно для записи кода, то код записываемого числа должен быть представлен в инверсном виде (на схеме показаны входы D 0 , D1 , D2 для записи инверсного кода). Например, для записи прямого кода числа (011)2 необходимо представить этот же код в инверсном виде, который будет иметь вид (100) 2. Для того, чтобы можно было в данной схеме заносить параллельный код в прямом виде на входах D 0, D1, D 2 установлены двухвходовые логические элементы И-НЕ, вторые входы которых объединены в один общий, который является входом разрешения записи параллельного кода (PE), управляющим сигналом в данной схеме по входу разрешения (РЕ) является сигнал высокого уровня — лог лог.. 1. Таким образом, вход РЕ является входом разрешения синхронной записи параллельного кода в счетчик. Если нет необходимости создавать вход РЕ, то на входы можно установить логический элемент НЕ или, используя элемент И-НЕ, объединить входы в элементе И-НЕ. В этом случае счетчик будет с асинхронной записью параллельного кода числа. В качестве элементов контроля в схеме счетчика используются выходы. Выходы Q0, Q1, Q2 дают возможность контролировать количество информации в счетчике в виде параллельного кода, сигналы которого снимаются с прямых входов триггеров. При необходимости получения инверсного кода, необходимо построить выходы Q0 , Q1 , Q2 с инверсных выходов триггеров каждого разряда. Выходы TCU и TCD являются выходами сигнала параллельного переноса информации в другой счетчик (группу), при недостаточном модуле счета (М сч) данного счетчика, соответственно в режиме сложения (TCU ) и вычитания (TCD). Эти выходы можно использовать как сигнал эффективного счета (М сч. эфф.), или как сигнал, сигнализирующий предшествующее переполнение счетчика в режиме сложения или обнуление счетчика в режиме вычитания. 166

Работа реверсивного счетчика совмещает в себе работу суммирующего и вычитающего счетчиков, поэтому остановимся на вопросах настройки (управления) счетчика для различных режимов его работы. До начала работы триггеры счетчика устанавливаются в заданное состояние. Заданным состоянием может быть нулевое, когда все триггеры находятся в нулевом состоянии, или любое другое. Установка в нулевое состояние осуществляется сигналом низкого уровня (0) по входу R (сброс). Любое другое состояние соответству соответствует ет занесенному параллельному коду по входам 0D , D 1, D 2. Допу Допустим, стим, что нулевым сигналом по входуR все триггеры установлены в нулевое состояние. Выбор режима работы осуществляется по входам управления режимом счета. Выбор суммирующего режима осуществляется подачей сигнала высокого уровня (лог лог.. 1) по выходу Е1, который подается на выходы логических элементов D1, D4, D7, создавая возможность прохода сигналов высокого уровня (лог лог.. 1) с прямых выходов триггеров (Q0, Q1, Q2 и т.д.) на счетные входы последующих триггеров (Т1, Т2 и т.д.) Это создает бесконтактное соединение прямого выхода предыдущего триггера со счетным входом последующего триггера, что является условием построения счетчика на сложение, триггеры которого управляются единичными импульсами. Для исключения режима работы счетчика на вычитание, при настройке в режим сложения, по входу Е2 подается сигнал низкого уровня (лог лог.. 0). Это исключает прохождение сигнала высокого уровня (лог лог.. 1) с инверсного выхода предыдущего триггера на счетный вход последующего, например, сQ0 на Т1, т.е. исключается построение вычитающего счетчика. В этом случае, по нулевому сигналу со входа Е2 логический элемент И (D3, D6, D9) выполняет логическую операцию ИЛИ, что обеспечивает постоянство нуля на выходе элемента D3, D6 и D9 при настройке счетчика на сложение. Единичный сигнал на выходе логического элемента D1 снимается в том случае, когда на прямом выходе 0Qдейству действует ет сигнал уровня логической единицы (лог лог.. 1), соответствующий единичному состоянию триггера Т0, от первого импульса счета. Необходимо добавить, что работа триггера нулевого разряда (Т0) в реверсивном счетчике не зависит от режима работы реверсивного счетчика, т.е. от сигналов 167

на входах Е1 и Е2. Триггер Т0 работает в счетном режиме от каждого сигнала по входу счета С. Таким образом, при единичном состоянии триггера Т0 на элементе D1 выполняется логическая операция И, и лог лог.. 1 через схему элемента И (D2) поступает на счетный вход 1 Т триггера Т1, что обеспечивает установку ведущей ступени триггера Т1 в единичное состояние, т.к. триггер в начале работы находился в нулевом состоянии. При изменении состояния триггера Т0 на нулевое, а это происходит при втором импульсе на счетном входе С0, с прямого выхода0)(Q снимается сигнал низкого уровня (лог лог.. 0), который через логический элемент И (D1) (выполняется логическая операция ИЛИ на нулях) поступает на счетный вход логического элемента ИЛИ (D2) и передается на счетный вход 1Т(выполняется логическая операция И на нулях, поступающих с выходов элементов D1 и D3). В резуль результате тате изменения потенциала с 1 на 0, ведомая ступень триггера Т1 изменяет свое состояние на противоположное, равное состоянию ведущей ступени триггера Т1, т.е. становится в единичное состояние, а соответственно и весь триггер устанавливается в единичное состояние. Таким образом, за счет подачи единичного сигнала на вход разрешения сложения Е1, создалась возможность прохода единичного импульса счета с прямого выхода предыдущего триггера на счетный вход последующего триггера (перепад с 0 на 1 и с 1 на 0), и при изменении состояния триггера младшего разряда с единичного состояния на нулевое триггер старшего разряда изменил состояние с нулевого на единичное. Это доказывает то, что вход разрешения Е1 является входом разрешения для работы счетчика на сложение. Триггеры следующих разрядов будут работать аналогично, но с частотой срабатывания (переворота) в 2 раза меньше, чем перед ними расположенный триггер. Если подать единичный сигнал на вход разрешения Е2, то счетчик будет работать в режиме вычитания, т.е. создается возможность логического соединения инверсного выхода триггера младшего разряда со счетным входом триггера старшего разряда. При этом необходимо помнить, что в режиме вычитания на вход разрешения сложения Е1 необходимо подавать сигнал низкого уровня (лог лог.. 0). Построение реверсивного счетчика с одним счетным входом со сквозным и параллельным переносом аналогично построению 168

однонаправленных счетчиков, рассмотренных ранее. Реверсивные счетчики данного типа также могут быть построены на Т-триггерах и D-триггерах, работающих в счетных режимах. Процессы функционирования счетчиков в различных режимах можно представить в таблице, которая является условным графическим отображением различных режимов работы счетчиков методом символов на входах и выходах. Символы указывают уровень сигнала на входах и выходах счетчика в статическом и динамическом режиме, необходимых для создания соответствующего режима. В таблице использованы символы: Входы: – В — (заглавная буква) сигнал высокого уровня, постоянное действие которого влияет на работу схемы; – Н — (заглавная буква) сигнал низкого уровня, постоянное действие которого влияет на работу схемы; – в — (строчная буква) сигнал высокого уровня при предварительной установке; после установки может быть изменен, т.е. может иметь любой уровень, т.к. не влияет на работу схемы; – н — (строчная буква) сигнал низкого уровня, при предварительной установке; после установки может быть изменен, т.е. может иметь любой уровень, т.к. не влияет на работу схемы; – х — (строчная буква) любой уровень сигнала, т.к. уровень сигнала не влияет на работу схемы; –––↑ — управляющий сигнал, действием которого является переключение уровня сигнала с 0 на 1 (с Н на В уровни); ––↓ — управляющий сигнал, действием которого является переключение уровня сигнала с 1 на 0 (с В на Н уровни). Выходы: – Н — сигнал низкого уровня; – В — сигнал высокого уровня. В табл. 7.23 записаны режимы работы счетчика, схема которого показана на рис. 7.67 с символическим отображением необходимых сигналов на входах для создания соответствующего режима и сигналов на выходах, отображающих резуль результат тат работы. Каждая строка в таблице отражает возможные варианты сигналов на входах счетчика, отражающие резуль результат тат действия по входам схемы. Таким образом, данную таблицу можно считать структурно169

Режим работы Сброс Параллельная загрузка

170 В В В В В

В В В В

Н

Н

В

Н

Н

В

Н

Н

В

Н

Н

В

Н

Н

В

Н

Н

В

Н

Н

В

РЕ

R

× × × × × ×

В

Н

Н

Н

Н

Н

Н

×

× Н Н

× × × × × × × × Н

× × ×

× × ×

В

Н В

Н

Н

Н

Н

В

В

× ×

Н

Н

Н

Н

В

Н

Н

В

Н

Н В

Н

Н

× × ×

Н

Е2

С0 S(С) Е1

Входы

в

в Dn

× × × × ×

×

× × × × × × ×

D1

× × × × ×

×

× × × × × × ×

D0

н

× × × × ×

×

× × × × × × ×

D2

Н Н

Н Н

В

Н

Н

Н

Н

Н

Н

Н

Qn

В

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Q1

Н

Н

Q0

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

Н

В

Н

Н

Н

×

В

Н

Н

Н

В

Н

Q2 ТС U ТС D

Выходы Описание действия схемы

Загрузка кода D n

Загрузка кода (011)2= (3) 10

--‫״‬

--‫״‬

--‫״‬

--‫״‬

--‫״‬

Загрузка кода (000)2= (0) 10, аналогично сбросу

Триггеры всех разрядов в нулевом состоянии TCD→В — переполнение счетчика Мсч. макс.= макс.=8 8 код (000)2=( =(8) 8) 10 в режиме вычитания

Режимы работы реверсивного счетчика

Таблица 7.23

171

Счет на уменьшение (вычи- Счет на увеличение (сло- Режим тание) жение) работы

РЕ

Н

Н

R

В

В

↑

↑ Н

В

Н

↑

↑ В

Е2

С0 S(С) Е1

Входы D1

×

×

D0

×

×

Q1

Q2 ТС U ТС D

Н

Н

Счет на × уменьшение Н

Счет на увеличение

Q0

Н

×

D2

Выходы

Вычитание. Значение выходных сигналов Qn = Q n–1. Для счета на вычитание минимальный выходной код (Q0, Q1, Q2), т.е. до нуля Мсч.макс.=( Мсч.макс.=(000) 000)2 = =(0) =( 0) 10

Сложение. Значение выходных сигналов Qn= Q n+1. Для счета на сложение максимальный и эффективный выходной код (Q0, Q1, Q2) ВВВ — Мсч.=( Мсч.=(111) 111)2 = =(8) =( 8) 10

Описание действия схемы

Таблица 7.23 (окончание)

функциональной записью работы счетчика в различных вариантах (режимах) работы. На рис. 7.68 представлена схема трехразрядного реверсивного двоичного счетчика со сквозным переносом и естественным изменением состояния триггеров в разрядах счетчика и двумя счетными входами. Схема счетчика построена на двухступенчатых Т-триггерах, соответственно, и счетчик — синхронный, т.к. все синхронные входы триггеров соединены в один вход С, в соответствии с этим сигнал на вход синхронизации (С), в виде импульса, должен подаваться совместно с импульсом по входам счетаUСили СD . Синхронный вход счетчика можно считать и входом разрешения счета (V, S), тогда только при единичном потенциале на этом входе будет разрешен прием счетных тактовых импульсов по входам T. В этом случаи счетчик будет считаться асинхронным, но с входом разрешения (V, S). Для построения асинхронного счетчика без входа разрешения необходимо взять асинхронные триггеры. Вход CU является входом счета на сложения, а входD C — входом счета на вычитания, входные сигналы управления для этих входов необходимы в виде единичных импульсов. Одновременная подача единичных импульсов по входу счета на сложение (CU ) и вычитания (СD .) недопу недопустимо, стимо, т.е. запрещена, т.к. схемным решением это не исключено. Все остальные входы, построенные на схеме, такие как R, и не показанные D0, D 1, D 2, имеют такое же назначение, что и в рас-

а

б

Ри с. 7.68 Рис 68.. Ре Рев вер ерссив ивный ный синхро нный дво двоичный ичный сч счетчик етчик на T-тр триггер иггер ах со сквозны м перен переносом осом межд у разря дами и д вум я счетн ыми входами: а — фу фун н к ц иона ионал л ьн ьная ая схема схема;; б — ус условное ловное гр графи афиче ческое ское о бо бозначен значение ие 172

смотренных ранее схемах счетчиков и могут быть аналогично построены, если для схемы они необходимы. Выходы в схеме также имеют такое же назначение, что и в ранее рассмотренных схемах. Принцип действия схемы заключается в подсчете единичных импульсов по одному из входов С U или СD при наличии единичного сигнала по входу C (V, S). Рассмотрим работу схемы (см. рис. 7.68) по входуU Cпри C U=1 и СD =0, C= C=1. 1. Допу Допустим, стим, что в начале работы все триггеры находятся в нулевом состоянии (000) 2. По переднему фронту единичного импульса счета с входа UC(перепад с 0 на 1) лог лог.. 1 передается через логический элемент D1 (логическая операция ИЛИ) на счетный вход Т 0 триггера Т0. В триггере Т0 в единичное состояние становится ведомая ступень (М). По заднему фронту импульса счета (перепад с 1 на 0) на логическом элементе D1 выполняется логическая операция И на нулях (лог лог.. 0 с входов C лог.. 0 D и CU ) и с выхода элемента D1 лог подается на вход 0Т (перепад с 1 на 0). В триггере Т0 в единичное состояние ставится ведущая (вторая) ступень (S), триггер нулевого разряда (Т0) устанавливается в единичное состояние. В счетчике подсчитан один импульс, что можно определить по состоянию триггеров и сигналам на прямых выходах триггеров, с которых снимается информация, в виде машинного двоичного кода (100) 2, т.е. единица отражает сигнал, снимаемый с триггера Т0. По второму импульсу счета по входу сложения UСтриггер нулевого разряда работает аналогично, т.е. в счетном режиме, и изменит состояние с 1 на 0. На счетный вход триггера первого разряда (Т1) по переднему фронту импульса счета поступит перепад с 0 на 1. Это происходит за счет того, что триггер нулевого разряда находится в единичном состоянии. Логический элемент D4 выполняет логическую операцию И (лог лог..1 на входах элемента с выхода0 Q и входа CU ), а логический элемент D2 выполняет операцию ИЛИ. В триггере первого разряда (Т1) первая ступень становится в единичное состояние, т.к. триггер был в нулевом состоянии. По заднему фронту импульса счета (перепад с 1 на 0) на логическом элементе D4 выполняется операция ИЛИ, а на логическом элементе D2 — логическая операция И на нулях. Вторая ступень триггера первого разряда (T1) становится в единичное состояние. В счетчике подсчитано два им173

пульса. Эту информацию можно проконтролировать в виде параллельного кода на выходах 0Q, Q1, Q2 → (010)2 = (2) 10. Работа счетчика от действия следующих импульсов в режиме сложения происходит аналогично. Триггер старшего разряда изменяет свое состояние при изменении состояния триггера младшего разряда с 1 на 0, по модулю 2, т.е. в 2 раза реже, чем предыдущий триггер в счетчике. В режиме вычитания единичные импульсы счета (лог лог.. 1) необходимо подавать по входу DCпри условии, что по входу CU сигнал низкого уровня и на входе C (V, S) сигнал разрешения (синхронизации) высокого уровня (СD=1, C U =0, C= C=1). 1). Триггер нулевого разряда (Т0) работает от каждого счетного импульса по входу СD, а каждый последующий триггер меняет свое состояние при переходе предыдущего с 0 на 1, т.е. в режиме вычитания. Реверсивные счетчики с двумя счетными входами могут быть такого построения с последовательным и параллельным переносом по тем же самым признакам, которые рассмотрены в предыдущих схемах. В рассмотренных схемах реверсивных счетчиков есть определенные ограничения при организации счета: – в схемах с одним счетным входом на входах управления направлением счета (Е1, E2) сигналы должны быть противоположными, т.е. парафазными; – в схемах с двумя счетными входами на входах счетаU,(СC D) сигналы счета должны подаваться только по одному из входов, т.е. тоже вроде парафазности. Эти ограничения в схеме могут быть решены схемотехнически на основе понятия парафазности — противоположности. Парафазность сигналов создается с помощью логического элемента НЕ (отрицания). На рис. 7.69 показан фрагмент схемы на рис. 7.68, в которой схемотехнически решен вопрос, исключающий одновременное восприятие триггером 00-го го разряда (Т0) счетных единичных импульсов по входам СU и СD. Реализация такого схемотехнического решения создано на логических элементах D10, D11 — НЕ-И, а D1 — ИЛИ. Такое схе мотехническое решение исключает проход счетных единичных 174

Р ис. 7.69 69.. Схемо хемоттех ехн н и че ческо ское е решен ешение ие д л я рев еве ерс рси и вно вногг о сче четт чи чикк а с д ву вум мя счетными сч етными вх вход одами, ами, ис искк лю лючаю чающее щее одн одно овре време менн нное ое вос восприяти прияти е сигна лов по д ву вум м сче четтн ы м в ход хода ам

импульсов на счетный вход только триггера нулевого разряда (Т0), а все остальные разряды построены и работают аналогично, как и в схеме на рис. 7.68. Проверка отсутствия одновременного действия единичных импульсов осуществляется элементами «за прет» (D10, D11). На выход элемента D1 (ИЛИ), а соответственно и на счетный вход Т0, единичный импульс счета с входа UСпосту пит только в том случае, если по входу DСприсутствует нулевой сигнал, который подается на инверсный вход D10. По сигналу лог.. 0 на инверсном входе D10 и лог лог лог.. 1, поступающей на прямой вход D10 с входа С U , на элементе D10 выполняется логическая операция НЕ-И, и на выходе D10 — лог лог.. 1, которая передается посредством выполнения опереции ИЛИ в элементе D1 на счетный вход Т0. Аналогично организован проход через логический эле мент D11 единичного сигнала с входа DС на элемент D1, а далее на счетный вход Т0. При одновременном действии единичных импульсов по входам СU и СD исключается проход их через элементы D10 и D11, что исключает их поступление на счетный ход 0Ттриггера нулевого разряда T0. Соответственно триггер T0 не получит перепадов с 0 на 1 и с 1 на 0, что исключает его переворот переворот,, т.е. подсчет импульсов. На рис. 7.70 показан фрагмент схемы с рис. 7.67, в которой схемотехнически решен вопрос, исключающий одновременную настрой175

Р ис. 7.70. С хемо хемотт ех ехн н и че ческое ское р ешен ешение ие д л я рев ревер ерси сивног вного о д в ои оич ч ног ного о сче счетт ч и к а с о д н и м сче счетт н ы м в ходо ходом, м, и ск скл л юч юча а ющ ющее ее од одно новр врем емен енн н у ю на насс т р ой ойкк у схем схемы ы счетт ч и к а на с ложе сче ложен н ие и в ы ч и та тан ние

ку схемы в режим сложения и вычитания, т.е. восприятие единичных сигналов управления направлением счета по шинам E1 и E2. Принцип исключения одновременного действия сигналов управления направлением счета основан на создании одной шины управления направлением счета gS , исключая из схемы шины E1 и E2. В этом случае при S лог.. 0) схема работает в режиме слоg=0 (сигнал лог жения, а при Sg=1 (сигнал лог лог.. 1) схема работает в режиме вычитания. Построение реверсивных двунаправленных счетчиков, также как и однонаправленных (суммирующих и вычитающих), может быть проведено на основе синтеза логических устройств (счетчика), выбрав тип применяемых триггеров. При изучении работы различных схем счетчиков, также как и для схемы на рис. 7.67, можно составить таблицы с условно-графическим отображением различных режимов работы счетчиков. В такой таблице, как и в табл. 7.23, с помощью символов отображаются уровни сигналов по входам и выходам схемы, что будет являться краткой записью описания работы схемы. 176

Счетчики с произвольным модулем счета (пересчетные схемы) Часто возникает необходимость построить счетчик на сложение, модуль счета которого отличен отn,2т.е. Мсч≠ 2n, где n — целое число. Такие счетчики называют счетчиками по модулю, не равному целой степени числа 2, или, более кратко, недвоичными счетчиками, т.е. счетчики с произвольным модулем счета. Произвольный модуль счета называется коэффициентом пересчета (К). Коэффициент пересчета Кперес. является максимальным коэффициентом пересчета, соответствующим нулевому состоянию триггеров в счетчике. Коэффициент пересчета эффективный (эфф. К ) на один сигнал меньше К перес. и равен Кэфф.=К перес.‒1. Определенный коэффициент пересчета может быть получен за счет уменьшения числа устойчивых состояний счетчика с естественным коэффициентом счета. Количество триггеров в пересчетной схеме с коэффициентом пересчета К должно удовлетворять условию:n-12≤ К ≤ 2 n , т.е. если n=3, то 2n=8, а 2n-1 =4. В соответствии с этим, пересчетные схемы с количеством триггеров 3 (n=3) могут иметь коэффициент пересчета К 1=5, К 2=6, К 3=7, т.е. можно построить три различные пересчетные схемы, у которых Ммакс.сч.≠ 2n. Уменьшение устойчивых состояний в счетчике можно достигнуть двумя способами: – за счет сброса счетчика в нулевое состояние при достижении счетчиком эффективного коэффициента пересчета (эфф. К ), т.е. обнулять счетчик при подсчете импульса, при котором количество подсчитанных импульсов равно коэффициенту пересчета (К); – введением цепей обратной связи между разрядами триггеров в счетчике, при котором нарушается естественная последовательность кода двоичных чисел при подсчете входных сигналов. Построение пересчетной схемы по первому способу дает возможность фиксировать в счетчике число поданных на вход импульсов (сигналов), т.е. счет начинается с нулевого состояния и в дальнейшем счетчик принимает состояние, соответствующее естественной последовательности изменения состояния триггеров по модулю 2. При достижении счета, равного коэффициенту пересчета, все триггеры сбрасываются в начальное (нулевое) состояние. Сигнал окончания счета (сброса) формиру формируется ется как логическое И (умножение) счетного сигнала (импульса счета) и сигналов с еди177

ничных выходов тех триггеров счетчика, которые находятся в единичном состоянии при модуле эффективного пересчета эфф. К = =К‒1, т.е. на единицу меньше модуля. Полученный сигнал подается на входы синхронной установки в единичное состояние тех триггеров (разрядов) счетчика, которые имеют в этот момент (КК-1) 1) нулевое значение в двоичном коде. В качестве примера произведем синтез пересчетной схемы с К= К=6 6 и естественным порядком изменения состояния, построенной на асинхронных T-триггерах с последовательным способом передачи сигнала переноса между разрядами счетчика, в котором проходит сброс счетчика в нулевое состояние импульсом, следующим за импульсом в котором счетчик подсчитал до эффективного коэффициента пересчета (Кэфф.=КК-1), 1), для данного примера Кэфф.=5. n-1 Из соотношения 2 ≤ К ≤ 2n получаем, что разрядность пересчетной схемы 23-1 ≤ 6 ≤ 23 равна соотношению 4 < 6 < 8, т.е. 2 триггера дают счет до 4, что меньше необходимых 6, 3 триггера имеют 8 возможных сочетаний состояний, что больше 8. Выбираем n=3 триггерам. В этом случае, число запрещенных состояний (зап зN ап) в счетчике, с коэффициентом пересчета 6 равно зап. N =М макс.сч.–К= К=2 2 n–К= К=8–6= 8–6= =2. Таким образом, в пересчетной схеме необходимо исключить из работы два счетных сигнала, и в исходное (нулевое) состояние приводить триггеры по 6 сигналу счета, т.е. необходимо сбросить состояния триггеров, соответствующие числам 6 и 7. В соответствии с этим, необходимо при построении схемы преду предусмотреть смотреть формирование сигнала пересчета (S), по которому в счетчике автоматически после действия пятого импульса количество подсчитанной информации будет равно (7) =(111) 111)2. Таким образом, если в пересчетной 10=( схеме изменение состояния разрядов с 11-го го по 55-й й импульс происходит в естественной последовательности двоичных чисел, что соответствует ответству ет на 55-ом ом импульсе числу (10 5)=( =(101) 101)2, то по окончанию действия 55-го го импульса сигналом пересчета необходимо установить триггер первого разряда в единичное состояние сигналом пересчета S. В этом случае, по сигналу пересчета в счетчике будет подсчитано семь информаций, т.е. число (7) =(111) 111)2, что исключает (сбрасыва10=( ет) необходимость подсчета 6 и 7 импульсов, а следующий 66-й й импульс просто сбросит все триггеры в нулевое состояние, соответсвующее нулевой информации или К= К=6. 6. 178

Процесс функционирования пересчетной схемы, построенной на основе счетных триггеров Т-типа, с коэффициентом пересчета равным 6 (К= К=6), 6), задан в таблице переходов (табл. 7.24). По таблице переходов (см. табл. 7.24) определяем функциональную взаимосвязь триггеров каждого разряда счетчика между собой, в виде СДНФ записи характеристических уравнений для входов триггеров Т0, Т1, Т 2. Таблица 7.24 Таблица истинности (переходов) трехразрядной асинхронной пересчетной схемы на триггерах Т-типа с коэффициентом пересчета 6 (К= К=6) 6) при управлении лог. лог.1 1 Аргументы № Состояние входтриггеров ного сигнала до входного C сигнала (импульса) Q 0 Q1 Q2 И.С.

1

2

3

4

5

Функции Состояние триггеров после входного сигнала Q0t Q1t Q2t

Состояние сигналов на входах триггеров Т0

Т1

Т2

S1 Исходное состояние — сброс (000)2=( =(0 0) 10

0

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

0

0

0

1

0

0

0

1

0

1

0

0

1

1

0

0

1

1

0

1

0

0

0

0

1

0

0

0

1

1-го го импуль1 подсчет 1са — машинный код 1 (100) =( 1) 10 2=(1 2-го го импуль1 подсчет 2са — машинный код 1 (010) =( 2) 10 2=(2

0

1

0

1

0

1

0

1

0

1

0

1

0

0

1

1

0

0

1

1

1

1

0

1

1

1

0

1

1

1

1

1

0

0

0

0

1

0

0

0

0

0

1

1

0

0

1

1

0

0

0

0

1

0

1

0

1

0

1

0

1

0

1

1

1

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

0

0

1

0

0

0

1

0

6

7

Описание процесса функционирования счетчика

3-го го импуль1 подсчет 3са — машинный код 1 (110) =( 3) 10 2=(3 4-го го импуль1 подсчет 4са — машинный код 1 (001) =( 4) 10 2=(4 5-го го импуль1 подсчет 5са — машинный код 1 (101) =( 5) 10 2=(5 установка триггера Т1 0 в единичное состояние — пересчет подсчет 66-го го импульса 1 при Кмакс.= Кмакс.=6 6 1 подсчет в следующем 1-го го импульса 1 цикле 1-

179

Функция дл для я T0 = QQ 0t

1t

QC 2t ∨ QQ 0t

∨∨0t QQ 1t 2t QC

Функция Функ Ф ция дл для я T1 = QQ 0t

1t

0t

0t

QC QQQC 2t ∨∨ 0t 1t 2t

QQ 0t 1t Q2t C∨

QQ 1t 2t QC .

QC QQ 2t ∨∨∨ 0t

∨∨0t QQ 1t 2t QC

1t

1t

QC 2t

QQ 2t 0t 1t QC

QQ 0t 1t Q2t C ∨

. QQ 1t 2t QC

Функция дл для я T2 = QQ QQ 0t 1t QC 2t ∨ QQQC 0t 1t 2t ∨∨ 2t 0t 1t QC ∨ 0t QQ 1t 2t QC .

QQ 0t 1t Q22ttC ∨

Запрещенные комбинации: QQ , Q0t QQ 0t 1t QC 0t 1t QC 1t 2t C 2t , QQ 2t 1t 2t C и Q0t QQ , Q0t QQ ∾ 0t QQ 1t 2tC, которые равнозначны подсчету числа:QQ 0t 1tQC 1t 2t C и Q 2t =(6) =( 6) , исключаются в пересчетной схеме ∾ ( 011) 2 10 ∾ QQ 0t 1tQC 2t с К= К=6, 6, комбинации для чисел:QQ =(5) 5) 10 и QQ ∾ (101)2=( ∾ 0t 1t QC 2t 0t 1tQC 2t =(7) 7) 10 также исключаются в пересчетной схеме с К= К=6, 6, т.к. со∾(111)2=( стояние (101)2=( =(5) 5) 10 неу неустойчивое стойчивое и переходит в комбинацию (111) 2 =(7) =( 7) 10, которая запрещена. В карте Карно запрещенные комбинации отмечаются знаком «×» — крестик, а неу неустойчивые стойчивые знаком*«» — звездочка, которые при минимизации можно принимать и за единичное значение, и за нулевое значение. Запрещенные комбинации и QQ 0t 1tQC 2t в таблице переходов (см. табл. 7.24) не показаны, комQQ 0t 1tQC 2t бинации QQ и QQ отмечены для функций Т0, Т 1, Т 2, 0t 1tQC 2t 0t 1tQC 2t S1 лог лог.. 1 или лог лог.. 0. Минимизируем Минимизиру ем записанные функции вида СДНФ для Т0, Т1 и Т2 графическим способом с помощью карт Карно (рис. 7.71) и получаем функции вида ДНФ для Т0=С, т.е. на счетный вход триггера нулевого разряда (Т0) подаются счетные импульсы по входу С счетчика, Т1=Q 0, т.е. на счетный вход триггера первого разряда (Т1) подаются импульсы с выхода Q =Q 1, т.е. 0 триггера нулевого разряда (Т0), 2Т на счетный вход триггера второго разряда (Т2) подаются импульсы с выхода Q1 триггера первого разряда (Т1). По таблице переходов (см. табл. 7.24) определяем функциональные связи в схеме для формирования сигнала пересчета на вход ускоренной установки (S1 ) триггера первого разряда (Т0) счетчика, в виде записи СДНФ как характеристического уравнения для S1 . 1= SQ

0t

QQ ∨ 1t 2t CQ

∨∨0tQQ1t 2tQC 180

0t

QQ 1t

2t

CQ ∨∨∨ 1t 2t CQ 0t QQ

QQQC ∨∨0tQQ1t 2tQC 1t 2t

0t

0t

QQ 1t 2t CQ

0t

QQ ∨ 2t C∨ 1t

QQ1t 2tQC ∨∨ QQ Q 1t 2tQC Q 0t 0tQQ

0t

1t

QC 2t .

а

б

в

г

Р ис. 7.71. М ин ини и ми мизи зиру рующ ющие ие к ар артт ы К арно д л я пе перес ресчет четной ной схем схемы ы с К= 6, у пр прав авл л яемого лог лог.. 1, с е ст стест ествен венн н ым поря порядком дком изменен изменения ия сос состоя тоян н ия и последоват пос ледовател ельн ьным ым перено переносом сом меж д у ра разря зряд д ам ами: и: а — для функции 0; Т б — для функ ции Т1; в — дл я функ ции Т2; г — дл я функ ции S1

Минимизируем функцию вида СДНФ для S1 графическим споМинимизируем собом с помощью карты Карно (рис. 70) и получаем функции вида ДНФ для S1 = QQC , которую преобразуем в базисную функ0t∨ 2t ∨ цию И-НЕ: 1 ИН − Е , = QQC = QQC = QQC =S S1 = QQC 0t∨ 2t ∨ 0t∨∨ 2t 0t∧ 2t ∧ 0t ∨∨ 2t т.е. сигнал на входS1 реалезу реалезуется ется логическим элементом 3И3И-НЕ НЕ по сигналам с прямых выходов Q 0, Q2 триггеров и входа счета С. Схема, построенная по полученным функциональным взаимосвязям между выходами Q 0, Q1, Q2 и входами Т0 , Т1, Т 2 триггеров, а также входом счета С и выходом из схемы пересчета на вход S1 , приведена на рис. 7.72. Для создания цепей переноса (переполнения) при достижении в процессе счета коэффициента пересчета, можно построить схему переноса информации о пересчете в следующий счетчик. Способ переноса может быть различным. На схеме рис. 7.72 показан способ параллельного переноса в виде сигналаС.Р Рассмотрим работу пересчетной схемы (см. рис. 7.72) с коэффициентом пересчета равным 6 (К= К=6). 6). Пу Пусть сть до прихода первого импульса счета исходное состояние счетчика пересчетной схемы было (000)2, на выходе схемы И-НЕ (логический элемент D1) уровень логической единицы (лог лог..1). При поступлении пяти входных импульсов по входу С0 происходит изменение состояния триггеров разрядов счетчиков от «000» до «101», т.е. происходит естественный процесс изменения состояния триггеров каждого разряда по мо-

181

а

б

Р ис. 7.72. Пер Пере е сче счетт н а я схе схем ма — сче счетт ч и к с К= 6 с е ст сте е с т ве вен н н ы м поря поряд д ком изменени измен ени я состоян ия и послед последовательным овательным перен переносом осом ме меж ж д у разря дами, с у п ра рав в лен лением ием лог. 1: а — фу фун н к ц иона ионал л ьна ьная я схем схема а с вы выходом ходом г ру руп п пов повог ого о парал лельного перен переноса оса из счетчи каСР; б — условно условное е г ра рафи фиче ческое ское обозначен об означение ие

дулю 2, т.к. в это время на выходе схемы И-НЕ (D1) уровень лог лог.. 1 не изменяется. Под воздействием переднего фронта 66-го го единичного импульса счета на выходе схемы И-НЕ (D1) формиру формируется ется уровень лог лог.. 0, устанавливающий триггер первого разряда (Т1) в единичное состояние, состояние счетчика будет «111». Таким образом, за время действия переднего фронта 66-го го импульса происходит увеличение информации в счетчике на единицу единицу.. По заднему фронту шестого импульса (перепад с 1 на 0) с входа С происходит переход счетчика в состояние «000», т.е. в исходное состояние (см. табл. 7.24). В резуль результате тате этого, работа триггеров в естественном счете при 6 и 7 импульсах исключаются, а состояние 5 держится нестабильно, только на время паузы па узы (tП ) от действия 5 импульса до 6 импульсаП ().t Среди счетчиков, модуль счета которых отличен отn,2наиболее распространены десятичные счетчики, имеющие К= К=10. 10. Эти пересчетные схемы позволяют представить резуль результат тат счета до 10, что очень удобно для дальнейшего перехода к десятичной системе счисления через двоично-десятичную систему счисления. Построение асинхронной пересчетной схемы с К= К=10 10 (десятичного счетчика) с естественным порядком изменения состояний триггеров разрядов, параллельным переносом и сбросом запрещенных 182

состояний проводиться также на основе синтеза процесса функционирования. Процесс функционирования десятичного счетчика (К= К=10) 10) на JКтриггерах, заданный на основании таблицы переходов функционирования JK-триггера (табл. 7.25), представлен в таблице переходов (табл. 7.26). Из соотношения 2n-1 ≤ К ≤ 2n получаем разрядность пересчетной схемы n=4, что определяет количество разрядов в схеме, при этом число запрещенных состояний схемы определяется по формулам К=16 16–10=6, что указывает на необходимость исключения N зап.=2 n –К= из счета в пересчетной схеме 66-ти ти импульсов счета. В карте Карно знак «* » (звездочка) означает произвольное значение сигнала на входах J и K, а знак «×» — запрещенное состояние схемы, для которых сигнал на входах J и K также может принимать произвольное значение (либо 0, либо 1). Произвольные значения на входах J и K отмечены в таблице переходов знаком * »,«а запрещенные состояния схемы в таблице переходов не записаны. Для заданной пересчетной схемы с К= К=10 10 запрещенные состояния имеют значения: (1010)2=( =(10) 10) 10, (1011)2=( =(11) 11) 10, (1100)2=( =(12) 12) 10, (1101)2=( =(13) 13) 10, (1110)2=( =(10) 10) 10, (1111)2=( =(15) 15) 10, которым соответствуют соответствующие минимальные конъюнктивные функции (минтермы): QQQQ 0t 1t 2t

3t

, Q0t QQ 1t

2t

Q3t, Q0t QQ Q0t QQ 1t 2t Q 3t, 1t 2t Q 3t ,

QQ 0t 1t QQ 2t 3t , Q0t QQ 1t 2t Q3t. По таблице переходов счетчика (см. табл. 7.25) составляем карты Карно (рис. 7.73) для входов 0J, J1, J2, J3, K 0, K 1, K 2, K 3 триггеров пересчетной схемы, по которым призводим минимизацию графичеТаблица 7.25 Таблица переходов (функционирования) JK-триггера Логические уровни

Вид перехода JK-триггера

J

K

0→0

0

*

0→1

1

*

1 →– 0

*

1

1→1

*

0 183

184 10

9

8

7

6

5

4

3

2

1

И.С. 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0

0 0 0

1 1 1 1

1 1 1

0 0 1

0 0 0 0 0

0

0

1

1 1 1

0 0 0 0

0 0 0

0 0 0

0 0 0 0 0

0

0

№ входного аргументы сигнала (импульса) Q0 Q1 Q2 Q3

0

1 0 1

1 0 1 0

0 1 0

1 0 1

0 1 0 1 0

1

0

0 1 1

0 1 1 0

1 1 0

1 0 0

1 1 0 0 1

0

0

0 0 0

1 1 1 0

0 0 1

1 0 0

0 0 1 1 1

0

0

0 0 0

1 1 1 0

1 1 1

0 1 1

0 0 0 0 0

0

0

1 1 1

0 0 0 1

0 0 0

0 0 0

0 0 0 0 0

0

1

1 * *

1 * * 1

* * 1

* 1 1

* * 1 1 *

1

0

0 0 0

* * * 0

1 1 *

* 0 0

1 1 * * *

0

0

0 0 0

* * * 0

* * *

1 * *

0 0 0 0 1

0

0

* * *

0 1 1 *

0 0 0

0 0 0

0 0 0 0 0

0

*

* 1 1

* 1 1 *

1 1 *

1 * *

1 1 * * 1

*

*

* * *

0 1 1 *

* * 1

1 * *

* * 0 0 1

*

входы триггеров

*

* * *

0 1 1 *

0 0 0

* 0 0

* * * * *

*

подсчет 33-го го импульса — машинный код (1100) 2=( =(3 3) 10

подсчет 22-го го импульса — машинный код (0100)2=( =(2 2) 10

подсчет 88-го го импульса — машинный код (0001)2=( =(8 8) 10

подсчет 77-го го импульса — машинный код (1110) 2=( =(7 7) 10

0 подсчет 99-го го импульса — =(9 9) 10 1 машинный код (1001) 2=( 1 подсчет 10-го 10-го импульса * при К макс.=10

* * * 0

* подсчет 66-го го импульса — =(6 6) 10 * машинный код (0110) 2=(

* подсчет 44-го го импульса — =(4 4) 10 * машинный код (0010)2=( * подсчет 5-го 5-го импульса — =(5 5) 10 * машинный код (1010) 2=(

* * * *

* подсчет 11-го го импульса — =(1 1) 10 * машинный код (1000)2=(

Описание процесса функционирования C Q0t Q1t Q2t Q3t J0 J1 J2 J3 K 0 K 1 K 2 K 3 счетчика Исходное состояние — сброс 0 0 0 0 0 0 0 0 0 0 0 0 0 (0000)2=( =(0 0) 10 функции

Таблица 7.26 Таблица истинности (переходов) трехразрядной асинхронной пересчетной схемы на JК-триггерах с коэффициентом пересчета 10 (К= К=10 10 – десятичный счётчик), параллельным переносом и сбросом запрещённых состояний при управлении лог. лог.1 1

Р ис. 7.73. М и ни ним м изи изиру рую ю щие к ар арты ты К арно д л я пе перес ресче четно тной й схем схемы ы с К=10, у пр прав авл л яемой лог лог..1, с е ст стес еств твенн енным ым поря поряд д ком изменен изменени и я с ост остоя ояни ния яи последова пос ледовател тельн ьным ым пер переносом еносом меж межд д у ра разр зряд ядам ами, и, по пост стро роенной енной на JK JK--т риг гера х

ским методом для получения переключательных функций, показывающих взаимосвязь входов и выходов триггеров между собой при построении счетчика. Необходимо отметить то, что в данном случае заполнение карт Карно проводим непосредственно по данным таблицы переходов в счетной схеме, не составляя аналитической записи функции СДНФ. При заполнении карты Карно отмечаем также и запрещенные варианты, которые определены и записаны для каждого значения вне таблицы. Запрещенные варианты, отмеченные в картах Карно, в каждом варианте определения склеиваемых элеметарных функций, могут принимать любое логическое значение, как лог лог.. 1, так и лог лог.. 0. В соответствии с этим, при определении количества склеиваемых элементарных функций, запрещенным элементарным функциям присваивают любое логическое значение (лог лог.. 0 или лог лог.. 1) с целью получения максимального количества элементарных функций в одной склейке, но в пределах допу допустимого стимого количества склеваемых элементарных функций и правил склеивания. Количество элементарных функций в одной склейке определяется по формуле Nскл.=2 i, где i — натуральные цифры: 0, 1, 2, 3 и т.д. 185

В резуль результате тате минимизации получаем переключательные функции вида ДНФ для J и K входов каждого триггера пересчетной асинхронной схемы с параллельным переносом для К= К=10: 10: J01==1; J

Q0t ;Q3t

J== Qt QQ 1t 2t ; K 0

20

1; == K10

Q;t

K2

Q 0 0ttQ; 1t K 30= Q. t

По данным переключательных функций, реализующих функциональные взаимосвязи входов и выходов JK-триггеров, строим функциональную схему счетчика (рис. 7.74). При построении схемы

б

а Р ис. 7.74. Пе Пере ресч счет етн н а я схем схема а с К=10 н а J K-т ри ригг г ер ера а х: а — фу функ нкц ц иона иональ льна ная я схема; схем а; б — ус условно ловное е г ра рафи фиче ческое ское об обозн означен ачение ие 186

необходимо учитывать то, что в JK-триггерах количество информационных входов J и K возможно увеличивать до 6 входов, выполненных на элементах И-НЕ (ИЛИ-НЕ). В связи с этим с помощью этих входов могут быть выполнены функции И-НЕ, что исключает установку дополнительных (внешних) логических элементов. Входы J и K триггера нулевого разряда Т0 можно подключить непосредственно к потенциалу 1, или соединить со счетным входом С (на схеме рис. 7.74 показано пунктиром). Рассмотрим работу функциональной схемы (рис. 7.74 а). При поступлении на счетный вход схемы С девяти импульсов пересчетная схема работает с естественным порядком изменения состояния триггеров и состояния триггеров счетчика будет (1001) 2. Десятый входной сигнал по входу С вызовет переключение триггеров Т0 и Т3 в нулевое состояние, т.к. триггеры Т1 и Т2 будут заблокированы по входу J уровнем лог лог.. 0 с выходов соответствующих триггеров1 (сJQ3t , J2 с Q1). Таким образом, счетчик зафиксиру зафиксирует ет двоичный код (0000) 2, т.е. триггеры всех разрядов устанавливаются в исходное нулевое состояние. Пересчетные схемы с К= К=10 10 называются декадными счетчиками. Рассмотренным выше способом можно синтезировать пересчетную схему с любым коэффициентом пересчета К. Рассмотрим построение и работу счетчиков, у которых уменьшение устойчивых состояний осуществляется способом введения обратных связей, обеспечивающих поступление дополнительных сигналов какого-либо старшего разряда в младшие, обеспечивая при этом изменение (нарушение) естественной последовательности срабатывания триггеров при подсчете входных сигналов. В качестве примера рассмотрим построение пересчетной схемы с обратными связями для К= К=12 12 на асинхронных двухступенчатых Т-триггерах, управляемых единичными импульсами. В соответ−1 nn ствии с соотношением 22 разрядность пересчетной схе≤≤К n мы при n=4, а число запрещенных устойчивых состояний N зап.=2 – зап. К=16-12=(4) К= 16-12=(4) 10=( =(0100) 0100)2. Таким образом, для построения пересчетной схемы с количеством запрещенных устойчивых состояний равным 4, необходимо с помощью цепей обратной связи создать дополнительный сигнал (сигнал пересчета — сигнал, передаваемый по цепм обратной связи), который иску искусственно, сственно, т.е. принудительно, увеличит количество информации в счетчике на количество запрещенных 187

устойчивых состояний. Это требование необходимо преду предусмотреть смотреть при составлении таблицы переходов, где отображен процесс функционирования счетчика. В таблице переходов для построения пересчетной схемы с К= К=12 12 (табл. 7.27) процесс формирования сигнала пересчета предусмотрен после 88-счетного счетного импульса и отмечен сигналом обратной связи (ОС). Для рассматриваемого примера сигнал обратной связи преду предуссмотрен после подсчета 88-счетных счетных импульсов по входу С при естеТаблица 7.27 Таблица истинности (переходов) четырёхразрядной асинхронной пересчетной схемы на асинхронных двухступенчатых Т-триггерах с коэффициентом пересчета 12 (К= К=12) 12) при управлении лог. лог.1 1 № аргументы функции входы триггеров входного сигнала (импуль- Q0 Q1 Q2 Q3 C Q0t Q1t Q2t Q3t T0 T1 T2 T3 S2 са) И.С. 1

2

3

4

5

6

7

исходное состояние — сброс (0000)2=( =(0) 0) 10

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

1

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

1

0

0

1

0

0

0

1

1

0

0

0

1

1

0

0

1

0

0

0

0

0

1

0

0

0

0

1

0

1-го го импуль1 подсчет 1са — машинный код 1 (1000)2=( =(1) 1) 10 2-го го импуль1 подсчет 2са — машинный код 1 (0100)2=( =(2) 2) 10

0

1

0

0

1

0

1

0

0

1

0

1

0

0

1

0

0

0

1

1

0

0

0

1

1

0

1

1

0

0

1

1

1

0

0

1

1

1

0

1

1

0

0

0

0

0

1

0

0

0

0

1

0

0

1

0

1

0

0

1

0

1

0

0

1

0

0

1

0

0

1

0

1

0

0

1

0

1

1

0

1

0

1

1

0

1

0

1

1

0

1

1

0

1

0

0

0

1

1

0

0

0

1

1

0

1

1

0

1

0

1

1

0

1

0

1

1

0

1

1

0

0

1

1

1

0

0

1

1

1

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

1

0

0

0

0

0

1

0

0

0

0

8

188

Описание процесса функционирования счетчика

3-го го импуль1 подсчет 3са — машинный код 1 (1100)2=( =(3) 3) 10 4-го го импуль1 подсчет 4са — машинный код 1 (0010)2=( =(4) 4) 10 5-го го импуль1 подсчет 5са — машинный код 1 (1010)2=( =(5) 5) 10 6-го го импуль1 подсчет 6са — машинный код 1 (0110)2=( =(6) 6) 10 7-го го импуль1 подсчет 7са — машинный код 1 (1110)2=( =(7) 7) 10 8-го го импуль1 подсчет 8са — машинный код 0 (0001)2=( =(8) 8) 10

Таблица 7.27 (окончание) сигнал обратной 0 связи (ОС)

0

1

1

0

0

1

1

0

0

1

1

0

1

0

0

1

1

0

0

0

1

1

0

0

1

1

1

0

0

1

1

0

1

0

1

1

0

1

0

1

1

1

1

1

0

1

1

1

1

0

1

0

1

1

0

0

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

0

1

1

0

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

0

0

9

10

11

12

увеличение информации 0 на 4 импульса — машинный код (0011)2=( =(12) 12)10 9-го го импуль0 подсчет 9са — машинный код 0 (1011)2=( =(13) 13) 10 10-го го импуль0 подсчет 10са — машинный код 0 (0111)2=( =(14) 14) 10 11-го го импуль0 подсчет 11са — машинный код 0 (1111)2=( =(15) 15) 10 0 подсчет 1212-го го импульса при Кмакс.=12 Кмакс.= 12 1

ственном изменении состояния триггеров, что увеличит количество информации в счетчике на 4. Однако это можно сделать и после другого импульса счета, что позволит также создать пересчетную схему с К= К=12, 12, но с другим функциональным соединением триггеров между собой. Поскольку для рассматриваемого примера сигнал обратной связи преду предусмотрен смотрен после 8 импульса, то увеличение информации в счетчике должно создать двоичный код (1100) =(12) 12) 10, 2=( т.е. необходимо установить триггер второго разряда Т2 в единичное состояние. Для управления триггером Т2 по сигналу обратной связи выбираем дополнительный асинхронный вход установки триггера в единичное состояниеS2 , управляемый нулями. По таблице переходов счетчика (см. табл. 7.27) составляем карты Карно (рис. 7.75) для входов 0Т, Т1, Т2, Т3 и S2 триггеров пересчетной схемы, по которым призводим минимизацию графическим методом для получения переключательных функций, показывающих взаимосвязь входов и выходов триггеров между собой, на основе которых строится схема счетчика с коэффициентом пересчета К= К=12. 12. В данном примере также заполнение карт Карно проводим непосредственно по данным таблицы переходов в счетной схеме, не составляя аналитической записи функции СДНФ. В картах Карно также отмеяаются запрещенные варианты, которые для заданной пересчетной схемы с К= К=12 12 имеют значения: (1000) =(8) 8) 10, (1001)2=( =(9) 9) 10, 2=( 189

Р ис. 7.75. М и н и ми мизи зиру рующ ющие ие к ар артт ы К арно д л я пе пере ресч счет етно ной й сх схем емы ы с К=12, у п ра рав в л яемой лог лог..1, с обр обрат атн н ым ыми и свя связя зям м и и пос последова ледовате тель льн н ым пер перенос еносом ом межд меж д у ра разз ря ряда дам м и, по пост стр р о ен енной ной на Т-т р и г ге гера рахх

(1010)2=( =(10) 10) 10, (1011)2=( =(11) 11) 10, которым соответствуют соответствующие минимальные конъюнктивные функции (минтермы): QQ Q0t QQ Q 0t 1t QQ 2t 3t , Q0t QQ 1t 2t Q 2t Q 3t , 1t 2t Q 3t , 0t QQ 1t 3t . Особенно необходимо обратить внимание на запрещенный вариант при значении равном (1000)2=( =(8) 8) 10, что соответству соответствует ет минимальной конъюнктивной функции QQ 0t 1t QQ 2t 3t . Данный вариант считается запрещенным вследствии его неу неустойчивости, стойчивости, т.к. при подсчете 88-го го счетного импульса действу действует ет сигнал пересчета, по которому в счетчике устанавливается счет равный (1100) =(12) 12) 10. В кар2=( тах Карно запрещенные варианты функций также входят в склейки, в соответствии с тем, что запрещенные функции могут принимать любое значение, либо лог лог.. 1, либо лог лог.. 0. В резуль результате тате минимизации получаем переключательные функции вида ДНФ для Т-входов каждого триггера пересчетной асинхронной схемы с параллельным переносом для К= К=12, 12, по которым определя190

а

б в Р ис. 7.76. Пе Пере ресче счетт н а я сх схем ема — с че четт ч и к с К=12 с о бр брат атной ной свя связью: зью: а — фу фун н к ц иона ионал л ьна ьная я схема; б — услов условное ное г рафи рафиче ческое ское об обозн означение; ачение; в — време временна нна я диаг рам ма работы

ются функциональные связи для соединения триггеров между собой и производится построение функциональной схемы счетчика. T01==1; T Q ; 0t T21 == Q t ; T3 Q;2t S=2 Q3t. Необходимо отметить, что вход триггера нулевого разряда Т0 согласно функциональной записи Т0=1 должен получать единичный импульс, в соответствии с условиями его работы. Схема пересчетного устройства счетчика с К= К=12 12 представлена на рис. 7.76 а. Временная диаграмма, иллюстрирующая работу схемы, приведена на рис. 7.76 в. Период следования импульсов по входу счета С на вход триггера нулевого разряда (Т0) не может быть меньшеТ, 2t где tТ — время задержки сигнала триггером при срабатывании, т.е. время, необходимое для изменения состояния триггера. В противном 191

случае при приходе 88-го го входного сигнала по входу С воздействие на триггер Т2 будет происходить раньше, чем на его вход S2 воздействует ству ет сигнал обратной связи, что может привести к сбою (ошибке) в подсчете входных сигналов. 7.3.4. условное графическое обозначение счетчиков Условное графическое обозначение счетчиков (УГО) состоит из графического и буквенно-символического обозначений. Графическое обозначение имеет вид прямоугольника с рекомендуемым ду емым соотношением сторон 1:2, в котором выделены центральное (основное) поле и боковые (дополнительные) поля. Дополнительные поля разделяются на более мелкие поля, которые называются подполями (рис. 7.77 а). Ширина основного поля в 2 раза больше ширины дополнительного поля. Вверху контура основного поля пишется СТ СТ,, что означает — счетчик, от англ. counter — счетчик, цифра 2 рядом с обозначением СТ СТ2 2 указывает указывает,, что двоичный счетчик n2 с естественным порядком изменения состояния триггеров при К= К=2 . n В счетчиках с коэффициентом пересчета (модуль счета)сч.М≠2 , т.е. пересчетные схемы, в обозначении указывается коэффициент пересчета, например, СТ СТ2 2 ∕ 5, двоичный счетчик с коэффициентом пересчета Мсч.=5. Для десятичных счетчиков (декадный счетчик) в обозначении допу допускается скается вместо СТ СТ2/10 2/10 ставить обозначение СТ СТ10. 10. Если в счетчике модуль счета можно перенастраивать, то в обозначении записывают варианты перенастройки, например, СТ СТ2, 2, СТ СТ10, 10, СТ5 СТ 5 и т.д. Внизу контура основного поля указывается номер интегральной микросхемы и номер схемы счетчика в составе ИМС, на-

а

б

Рис. 7.77 77.. Усло ловно вное е г ра рафи фиче ческо ское е обозн значен ачение ие (У ГО) сче счетт чи ков 192

пример, D1.1, интегральная схема модуль первый (D1) и первая схема в составе интегрального модуля ИМС (схемы), т.к. одинаковых схем в составе одного модуля ИМС может быть несколько. Внутри дополнительных полей записываются буквенные и символические обозначения входов (левое поле) и выходов (правое поле): – R — вход для установки счетчика в нулевое состояние (сброс); – R& — входы для установки счетчика в нулевое состояние (несколько входов R — знак &); – C (C0, C ВХ) — счетный вход поступления импульсов счета (здесь и далее в скобках указаны варианты буквенного и символического обозначения входов или выходов); – С + (С1, +1, СU , ТС) — вход на сложение; – С – (С2, -1, СD, Т В) — вход на вычитание; – Е1 (Е2, U/D, S D , +/-) — знаковые входы, управляющие направлением счета; – D0, D1, D2, ... DN — информационные входы для параллельного ввода данных числа; – Т (С) — вход синхронизации; – V (РЕ) — разрешающие входы для разрешения занесения кода числа (информации); – Q 0, Q1, ... QN (1, 2, 4, 8 и т.д.) выходы разрядов (триггеров) счетчика, где при обозначении цифрами 1, 2, 4, 8 и т.д. указывается весовое соотношение разрядов; – ТС U (РС) — выход переноса сложения; – ТС D (РВ ) — выход переноса вычитания; – ТС (Р) — выход переноса; – ≥15 — выход окончания счета с указанием модуля счета (пересчет К), где цифра указывает модуль пересчета (15), знак «≥» указывает на сложение, а знак «≤» — на вычитание. Обозначение входов и выходов, имеющих разное функциональное назначение, располагаются в отдельных подполях, образованных разделением дополнительных полей. На рис. 7.77 б приведено УГО реверсивного 44-разрядного разрядного асинхронного двоичного счетчика с естественным изменением состояния триггеров при счете. В обозначении входов и выходов могут быть знаки — символы, значение которых аналогичны в обозначе193

нии триггеров, указывающих на вид сигнала управления — импульс или потенциал, прямое или инверсное управление и т.д. Варианты УГО различных схем счетчиков представлены вместе с функциональными схемами рассматриваемых счетчиков и пересчетных устройств. 7.3.5. Каскадное соединение счетчиков Каскадное соединение счетчиков – это один из методов построения счетчиков, при котором имеются функциональные возможности создания схем счетчиков заданного модуля счета сч. (М) на основе стандартных счетчиков, созданных в промышленных ИМС. Существует Существу ет несколько причин, которые создают необходимость каскадного соединения отдельных схем счетчиков: – если в счетчиках с параллельным переносом число разрядов счетчика превышает число входов логических элементов И, организующих перенос в последний разряд при организации параллельного или сквозного переноса между разрядами счетчика; – если для построения счетчика, с определенно заданным модулем счета (Мсч,), нет стандартных схем счетчиков в промышленных ИМС с таким модулем счета. Рассмотрим необходимость применения отдельных схемных решений каскадного соединения групп счетчиков с модулем счета, соn ответствующим равенству М макс.сч=2 , и естественным порядком изменения состояния триггеров в группах при счете, каскадное соединение которых также создает схему с модулем счета, соответствующим равенству Ммакс.сч=2 n, но с большим значением. Например, в схеме с параллельным переносом (см. рис. 7.57 а) с увеличением количества разрядов требу требуется ется применение логического элемента И с бó льшим количеством входов в цепях переноса, однако количество входов в логических элементах ограничено схемотехническим решением, и это может наложить ограничения в увеличении разрядов счетчика, т.е. модуля счета сч. (М ). В этом случае, для создания счетчика с необходимым модулем счета, счетчик разбивают на группы, т.е. создают несколько счетчиков с меньшим модулем счета, которые при совместном соединении (каскадном) создают необходимый модуль счета. 194

Двоичные счетчики с групповым переносом подразделяются в зависимости от схемы организации индивидуального переноса внутри отдельной группы счетчика (последовательный, параллельный и сквозной) и схемы организации переноса между счетчиками (последовательный, параллельный и сквозной). Наиболее распространенными и эффективными с точки зрения выполнения требований, предъявляемых к работе счетных схем, являются схемы: – с последовательным индивидуальным и последовательным групповым переносом; – с параллельным индивидуальным и последовательным групповым переносом; – с параллельным индивидуальным и параллельным групповым переносом; – с параллельным индивидуальным и сквозным групповым переносом. Таким образом, образуются схемы счетчиков трех видов: с групповым последовательным переносом, с групповым параллельным переносом и с групповым сквозным переносом, а в каждой отдельной группе для каскадного соединения наиболее часто организуют параллельный перенос между отдельными разрядами. Необходимо отметить, что для построения каскадных схем с групповым переносом между группами в группах схем счетчиков может быть любое необходимое количество разрядов, т.е. не обязательно иметь одинаковое количество разрядов в каждой группе. Сигнал группового переноса может быть как прямым, так и инверсным. В схемах счетчиков с последовательным индивидуальным и последовательным групповым переносом принцип организации группового переноса основан на передаче сигнала с выхода последнего (старшего) разряда одного счетчика (группы) на вход триггера нулевого разряда следующего счетчика (группы). Сигналом последовательного группового переноса в схемах является сигнал переполнения счетчика РС, который показан на схемах асинхронных суммирующего и вычитающего счетчиков на рис. 7.49 а и рис. 7.62 а с выхода Q2 триггера Т2. Также на рис. 7.49 а показан принцип организации параллельного группового переноса в схеме с последовательным индивидуальным переносом в схеме, в которой сигналС1Рс выхода 195

элемента D1 — сигнал переноса по способу группового параллельного переноса от счетчика на другой счетчик. Принцип организации параллельного переноса между разрядами и параллельным переносом между группами можно рассмотреть на примере синхронных трехразрядных счетчиков на схемах рис. 7.57 и 7.59. В рассматриваемых схемах (см. рис. 7.57 и 7.59) представлена одна группа 33-разрядного разрядного счетчика с параллельным переносом между разрядами, и если использовать выходы этой группы С (сигнал счета) и Q0, Q1 и Q2 (выходы с каждого разряда), то можно построить схему группового параллельного переноса в следующую группу,, т.е. в следующий счетчик. группу Рассмотрим принцип построения каскадной схемы счетчика с параллельным групповым переносом при заданном модуле максимального счета в каскадной схеме равныммакс.сч. К =512, когда нет стандартной схемы в ИМС с такой емкостью, т.е. модулем счета. Для построения каскадной схемы с модулем максимального счета, равным К макс.сч.=512, применим три группы трехразрядных асинхронных счетчиков с использованием выходов и входов каждой группы С, Q0, Q1 и Q2. При соединении 33-трехразрядных трехразрядных счетчиков создается 99-разрядная разрядная каскадная схема счетчика с максимальным модулем счета, равным Ммакс.сч.=512, т.к. каждый трехразрядный счетчик имеет модуль счета, равный М макс.сч.=8. Максимальный модуль счета макс.сч. при каскадном соединении отдельных схем определяется произведением коэффициентов (модулей) максимального счета отдельных схем (Мкаск =М 1, М 2, … Мn и т.д) по формуле Мкаск. =М 1×М 2×М 3, где М 1, М 2 и М 3 — модули счета отдельных групп счетчиков в составе каскадной схемы. Таким образом, при модуле счета отдельной группы, равном Ммакс.сч.=8, максимальный модуль счета каскадной схемы из трех групп равен Ммакс.каск.=8×8×8=512. Закон функционирования счетчика и закон формирования сигнала переноса СР между группами определяется также на основе синтеза схемы. В построении данной схемы ограничимся тем, что закон формирования сигнала переноса СРдля каждой группы запишем на основе закона формирования сигнала переноса, представленого в общем виде функцией СjР=СQ 0Q1 … Qj mm-1 1 , где j — номер группы; m — число разрядов в группе. Необходимо отметить, что закон, записанный в общем виде, выведен на основе синтеза схемы, 196

который в данном примере не рассматривается. Для 99-разрядного разрядного двоичного счетчика, построенного на 33-хх группах трехразрядных счетчиков, значения j= j=0, 0, 1, 2 и значение m= m=3 3 логические функции переноса между группами имеют вид: РС1=СQ 0Q1Q2, РС2= СQ 0Q1Q2Q3Q4Q5, РС3= СQ 0Q1Q2Q3Q4Q5Q6Q7Q8. По записанным функциям для РС построена функциональная схема с групповым параллельным переносом между группами на рис. 7.78, на которой группы счетчиков представлены в условном графическом виде. В соответствии с принципом организации пере-

Р ис. 7.78. Ф у н к ц иона ионал л ьн ьна а я к ас аска кад д на ная я схем схема а с у м м ир ируу ющег ющего о д вои воич ч ног ного о счетчи ка с пара ллельны м перен переносом осом ме меж ж д у г руппам и 197

носа между группами счетчика, схему называют счетчик с параллельным переносом. Как видно из схемы (см. рис. 7.78), увеличение разрядности каскадной схемы двоичного счетчика с параллельным групповым переносом требует увеличения или числа групп, или числа разрядов в группах. И то, и другое требует применения логических элементов И с бó льшим количеством входов. Рассмотрим теперь необходимость построения цепей группового переноса со сквозным переносом между группами также на примере 99-разрядной разрядной каскадной схемы счетчика. Вообще, если строить не каскадную схему 99-разрядного разрядного счетчика с параллельным переносом между разрядами, то для формирования сигнала переноса в восьмой разряд счетчика необходимо будет установить логический элемент И на 9 входов. Схемотехническая реализация решения на 9 входов логического элемента И невозможна. В связи с этим, можно в этом случае применить решение, при котором схему 99-разрядного разрядного счетчика делят на три группы, каждая из которых представляет собой двоичный трехразрядный счетчик (СТ СТ2) 2) с параллельным переносом (или любым другим переносом), а между группами создается групповой перенос, в рассматриваемой примере — сквозной перенос. При построении 99-разрядного разрядного счетчика с максимальным модулем счета, равным М макс.сч.=512, необходимо каскадно соединить три группы счетчиков с Ммакс.сч.=8, т.е. трехразрядные счетчики. Закон формирования сигнала переноса СРдля каждой группы счетчиков при организации сквозного переноса определяется методом синтеза схемы и в общем виде представлен логическим выражением (функцией) РСj=Р Сj QkQk+ k+1 1 …Qk+mk+m-1 1 , где k — номер младшего разряда в группе; m — число разрядов в группе. В соответствии с тем, что для 9-разрядного 9разрядного счетчика j=0, 1, 2; m=3; k= k=0, 0, 3, 6, законы формирования сигналов переноса для каждой группы имеют вид: РС1=СQ 0Q1Q2, РС2 = РС1Q3Q4Q5, РС3= РС2Q6Q7Q8. По записанным функциям для РС построена функциональная схема с групповым сквозным переносом между группами на рис. 7.79, на которой группы счетчиков также представлены в условном графическом виде. В соответствии с принципом организа198

ции переноса между группами счетчика, схему называют счетчик со сквозным переносом. Анализируя Анализиру я построение цепей группового переноса, можно сделать вывод о том, что способы организации группового переноса аналогичны рассмотренным вариантом организации цепей индивидуального переноса между разрядами (от разряда к разряду). Необходимо также учесть, что сигнал синхронизации в любых схемах построения группового переноса с применением синхронных

Р ис. 7.79 79.. Ф у н к ц ион иона а л ьн ьна а я к аск аска а д н а я с хем хема а с у м м и ру рующ ющег его о д в ои оич ч н ог ого о счетчи ка со ск сквозным возным пере переносом носом меж ду г руп пами 199

схем групп счетчиков, также как и в схемах отдельных групп счетчиков, подключается параллельно на все группы каскадной схемы. Наиболее простым схемным решением может быть каскадное соединение определенных групп счетчиков с параллельным переносом в каждой группе и последовательным переносом между группами. В этом случае выход последнего разряда каждой группы соединяется со счетным входом следующей группы и т.д. Закон формирования сигнала последовательного переносаj T между группами может быть представлен в общем виде: Q jm-1. Сj =Р Таким образом, для схемы суммирующего счетчика, построенной в каскадном соединении 33-хх групп четырехразрядных суммирующих счетчиков, в соответствии с законом формирования сигналов последовательного переноса между группами счетчиков, закон формирования сигнала переноса для каждой группы имеют вид:С1Р=Q 3; РС2=Q 7; РС3=Q 11, а на вход счетчика входной группы (нулевая группа) сигнал счета поступает по входу счета каскада С. На рис. 7.80 приведена функциональная схема суммирующего счетчика с каскадным

Рисс. 7. 80 Ри 80.. Функ ци цион ональная альная каск каскадная адная сх схема ема суммир ующе ующего го сч счетчика етчика с посл последо едовательны вательны м пере переносом носом меж ду г руп пам и 200

соединением отдельных групп счетчиков с последовательным переносом между группами. Аналогично могут быть построены каскадные схемы вычитающих и реверсивных счетчиков. Рассмотрим теперь варианты построения схемных решений каскадных схем с модулем счета, который не равен целой степени числа 2 (Ммакс.сч.≠2), т.е. варианты построения каскадов пересчетных схем с различными коэффициентами пересчета, когда в стандартных ИМС нет необходимых пересчетных схем с заданным коэффициентом пересчета (К). В этом случае, создание счетчиков с необходимым коэффициентом пересчета (К) проводится путем каскадного соединения счетных схем с соответствующими модулями счета (макс.сч. Макс.сч.) и коэффициенм тами пересчета (К), которые при каскадном соединении обеспечат необходимый коэффициент пересчета каскадной схемы каск. (К ). Коэффициент пересчета каскадной схемы определяется произведением коэффициентов счета и пересчета отдельных групп счетных схем в составе каскадной схемы К каск. =К(М) 1∙К(М) 2∙К(М) 3 ... К(М) N , где каск. К(М) 1, К(М) 2, К(М) 3, К(М) N — коэффициенты пересчета или модули счета отдельных счетных групп. Таким образом, если необходимо построить счетчик с произвольным (принудительным) порядком изменения состояния триггеров, т.е. пересчетную схему схему,, в которой n М сч.≠2 , счетчик строится путем каскадного последовательного соединения отдельных счетных схем между собой с определенными модулями счета или коэффициентами пересчета. Например, построим счетчик с коэффициентом пересчета К= К=12. 12. Этот коэффициент пересчета можно представить произведением К= К=6∙2, 6∙2, в котором 6 и 2 — коэффициенты пересчета/счета двух счетных схем. Таким образом, данную пересчетную схему можно построить в виде каскадного соединения двух счетчиков, один с коэффициентом пересчета 1К=6 и второй с модулем счета сч М2.=2. сч2. Построение пересчетной схемы с К 1=6 показано на рис. 7.72 а, а счетная схема с модулем счета сч М2.=2 может быть реализована одсч2. ним счетным триггером. Полная схема счетчика с коэффициентом пересчета, равным К= К=12, 12, построенная каскадным соединеним двух групп счетчиков, показана на рис. 7.81. Таким образом, имея набор схем, реализующих различные коэффициенты пересчета, которые представляют собой простые числа, 201

а

б

Р ис. 7.81. Пер Перес есче четн тна а я сх схем ема — сч счет етч ч и к с К=12 н а о снов снове е с оед оеди и нен нени ия д ву вухх сче счетт ч иков с К= 6 и К=2: а — фу фун н к ц иона ионал л ьна ьная я с хема; б — условно условное е г ра рафи фическое ческое об обозначен означение ие

можно их каскадным соединением получать пересчетные схемы с различными коэффициентами пересчета. Этот метод находит широкое применение в ИМС, когда в одной ИМС созданы ряд счетных устройств, имеющих разные модули счета (сч. сМ ч.), несоединенные между собой. В этом случае пользователь имеет возможность путем внешнего соединения или программным способом создать счетное устройство с необходимым модулем счета. Способы организации цепей переноса между каскадами могут быть самыми различными. На рис. 7.82 приведено условное графическое обозначение счетной схемы, которая содержит 4 триггера. Первый триггер (триггер нулевого разряда) имеет счетный вход С1 и выход 1, которые изолированы от других триггеров и представляют собой делитель на 2 (СТ СТ2). 2). Три остальных триггера образуют счетчик СТ СТ5 5 с коэффициентом пересчета равным 5 (К= К=5). 5). Оба счетчика

Р ис. 7.82. У ГО д в ои оич ч но-де но-десят сяти и ч ног ного о с чет четч чика на × 25=10 202

Рис. 7.83. Ф ун кц иона ионал л ьн ьна ая сх схем ема а су мми ру рую ющег щего о дес еся яти чног ного о сче четт чика с кас каскадным кадным со соед едине инение нием м дес десятичны ятичны х сч счетчик етчик ов с посл ослед едова ователь тель ным г ру руп п повы повым м пер перено еносом сом

(СТ СТ2 2 и СТ СТ5) 5) могут работать самостоятельно, однако установка в нулевое (исходное) состояние производится одновременно (синхронно) по сигналам высокого уровня (лог лог.. 1), поданным на входы R1 и R2 (это отмечено знаком-клише & (&) — энд). Путем внешнего соединения выхода 1 с входом С2 образу образуется ется счетчик СТ СТ10 10 с коэффициентом пересчета равным 10 (К= К=10). 10). Счетные сигналы при этом подаются на вход С1, а выходные сигналы снимаются с выходов 1, 2, 4, 8. Синхронные входы S1 и S2 предназначены для предварительной загрузки в счетчик двоичного кода (1001) 2, соответствующего десятичной цифре 9, высоким уровнем сигнала (лог лог.. 1) по входам S1 и S2. Счетчик работает в режиме счета при поступлении единичного импульса (лог лог.. 1) по входу С0 при условии, что 203

в каждой паре входов R1, R2 и S1, S2 на одном из входов действу действует ет сигнал лог лог.. 0, например, R1=0 и S2=0, или R1=0 и S1=0 и т.д. Метод каскадного соединения счетных схем применяется также и для построения двоично-десятичных счетчиков, путем каскадного соединения десятичных счетчиков (декад) между собой цепями переноса. Такое схемное решение позволяет создать многоразрядные десятичные счетчики. На рис. 7.83 представлена функциональная схема n-разрядного суммирующего каскада на десятичных счетчиках (К= К=10) 10) с последовательно-групповым переносом между декадами (группами) счетчиков. Сигнал переноса (РС) формиру формируется ется с помощью логического элемента И, как логическая конъюнкция: РР • 31 j . ()QQ −−10 jj = 7.3.6. Кольцевые счетчики Кольцевые счетчики — счетчики с циркулирующей информацией, по своим особым схемным решениям имеют два назначения: – хранение информации в параллельном коде, который занесен (записан) в счетчик в виде параллельного кода числа, с возможностью считывания в последовательном коде без разрушения (стирания) кода; – преобразование двоичного кода в сигнал, соответствующий значению кода в десятичной системе счислении, без применения дешифраторов или распределителей. Кольцевой счетчик строится как суммирующий, в котором создана цепь обратной связи: выходы триггера старшего разряда соединены с информационными входами первого триггера (нулевого разряда). Схема кольцевого счетчика показана на рис. 7.84. Рассмотрим работу кольцевого счетчика в различных назначениях. Так, для хранения информации в виде двоичного кода достаточно занести этот код по шинам занесения параллельного кода (D0÷D3), установив предварительно все триггеры в нулевое состояние. При занесении кода триггеры счетчика установятся в состояние соответствующее занесенному коду коду.. Если после записи кода в схему поступит сигнал по входу синхронизации С, то код в счетчике будет циркулировать (сдвигаться). Процесс сдвига кода заключается в том, что триггер каждого последующего разряда по сигналу син204

а

б

Р ис. 7.84. Кол Кольце ьцевой вой дв двои оичн чны ы й с чет четч ч и к н а J K-т ри ригг ге гера рахх с пос последов ледоват ател ельн ьны ым переносо пере носом м межд у разрядам и и с пара л лельны м вводо вводом м (за запис писью ью)) ко кода да числа: а — фу функ нкц ц иона ионал л ьна ьная я схема; б — ус условное ловное гр графи афическо ческое е об обозначен означение ие

хронизации будет устанавливаться в состояние, соответствующее состоянию триггера предыдущего разряда. Поскольку триггер нулевого разряда Т0 соединен с выходом триггера последнего разряда Т3, то триггер Т0 будет устанавливаться в состояние триггера Т3. Через четыре сигнала синхронизации состояние триггеров будет соответствовать занесенному (записанному) коду коду.. Например, при записи кода (1100)2 триггеры установятся в состояние: Т0 — нулевое, Т1 — нулевое, Т2 — единичное, Т3 — единичное. При первом сигнале синхронизации по входу С изменит свое состояние на единичное триггер Т0, т.к. на его J-вход поступает лог.. 1 с выхода Q лог 3 триггера Т3, а триггер Т2 перевернется в нулевое состояние, т.к. по его К-входу поступает лог лог.. 1 с выхода Q1 триггера Т1. В счетчике будет зафиксировано состояние (1001) 2. При подаче второго синхронизирующего сигнала триггер Т1 переключится в единичное состояние, а триггер Т3 — в нулевое состояние, т.е. в счетчике будет зафиксировано состояние (0011) 2 и т.д. На четвертом импульсе синхронизации состояние триггеров счетчика будет соответствовать первоначальному записанному коду (1100) 2. Таким образом, в кольцевом счетчике записанная информация сохраняется, если количество сигналов синхронизации соответству соответствует ет коли205

честву разрядов счетчика, т.е. информация в виде кода циркулиру циркулирует ет в счетчике по сигналу синхронизации. Сдвиг записанного параллельного кода использу используется ется для считываения (съема) кода в посдедовательном виде, который снимается с выходов триггера последнего разряда. Так, например, при записанном коде (1100)2 в триггере последнего разряда Т3 записана лог лог.. 1 третьего разряда кода двоичного числа (1100) 2, которая может считываться в другую схему как в прямом виде, выход3 (Qлог лог.. 1), так и в инверсном виде, выходQ3 (лог лог.. 0). При первом сигнале синхронизации по входу С происходит сдвиг кода, и на выходах триггера Т3 считывается лог лог.. 1 второго разряда кода — лог лог.. 1. Таким образом, при каждом сигнале по входу синхронизации С на выход схемы (выходы триггера Т3) выводятся последовательно разряды записанного кода, начиная со старшего разряда. По резуль результам там рассмотренного процесса работы схемы можно сделать вывод о том, что в кольцевом счетчике по сигналу синхронизации присходит преобразование параллельно записанного машинного кода, например, для рассмотренного примера (0011) 2маш, в последовательный математический код, для рассмотренного примера (1100)2матем, т.е. (0011)2маш =(1100) 1100)2матем=( =(12) 12) 10. Преобразованный код 2маш=( можно снять в прямом и в инверсном виде на выходах триггера старшего (последнего) разряда счетчика без разрушения считываемого кода, т.е. без разрушения записанной информации. Применение кольцевых счетчиков, как преобразователей двоичного кода в десятичный, позволяет производить непосредственно вывод информации в виде сигнала соответствующего десятичному эквиваленту подсчитанных импульса, при определенном количестве импульсов счета на входе счетчика. При этом нет необходимости применять специальные схемы дешифраторов двоичного кода в десятичный эквивалентный сигнал. Один из вариантов кольцевого счетчика — преобразование двоичного кода в сигнал, соответствующий значению кода в десятичной системе счислении, без применения дешифраторов или распределителей показан на рис. 7.85. R -вхоПеред началом счета, импульсом начальной установки по ду,, триггер Т0 устанавливается в единичное состояние, а остальные ду триггеры устанавливаются в состояние 0. Этому состоянию тригге206

а

б

Р ис. 7.85. Кол Коль ь цев цевой ой д во вои и ч н ы й сче счетт ч и к н а J K-т р и г г ер ера а х к ак п р ео еоб б ра разз ов оват ате ель д во вои и ч ног ного о код кода а в си сигг н а л, с о о т ве ветт с т ву вующ ющи и й зн значен ачени и ю код кода а в де деся сятт и ч ной системе сист еме сч счис ислени ления: я: а — фу фун н к ц ион иона а л ьн ьна а я с хема; б — ус условное ловное г ра рафи фиче ческое ское обозначен об означение ие

ров счетчика соответству соответствует ет число 0, т.к. на выходе счетчика Q 0 снимается лог лог.. 1. Далее каждый из сигналов, приходящих на вход синхронизации, передвигает лог лог.. 1 в следующий триггер, и лог лог.. 1 передается последовательно на следующие выходы:1,QQ2, Q3, что равнозначно соответственно одному импульсу при сигнале на выходе1,Qдвум при сигнале на Q2 и т.д. В такой схеме не надо переводить (определять) число из двоичной системы счисления в десятичную по весовому соотношению, а надо считать сигнал в соответствии с обозначением триггеров. Например, при единичном состоянии триггера Т0 считается ноль информации, а при единичном состоянии Т1 — одна информация и т.д. Такая схема обеспечивает высокую скорость работы, которая создается тем, что лог лог.. 1 из одного триггера в другой передается непосредственно, т.е. без использования в цепях передачи сигналов от разряда к разряду логических элементов. Сигнал от разряда к разряду передается по цепям соединения входов J и K соседнего триггера старшего разряда с прямым и инверсным выходом соседнего триггера младшего разряда. После подачи N‒1 импульсов, где N — количество триггеров в схеме, в единичном состоянии окажется триггер последнего разряда (N‒1)1)-й й триггер, а с приходом N-го импульса единица переместится в первый триггер (триггер нулевого разряда Т0) и счет импульсов начнется снова. 207

Вопросы и задания для самоконтроля 1. Каковы основные понятия о счетчиках как логических устройствах? Опишите назначение и применение счетчиков. 2. Приведите классификацию счетчиков как логических устройств, по различным признакам. 3. Перечислите качественные показатели — параметры счетчиков, как логических устройств. 4. Каково назначение, принципы построения и алгоритм работы функциональной схемы счетчика на сложение? 5. Каково назначение, принципы построения и алгоритм работы функциональной схемы счетчика на вычитание? 6. Каково назначение, принципы построения и алгоритм работы функциональной схемы реверсивного счетчика? 7. Перечислите признаки классификации счетчиков и виды счетчиков по признакам клас сифи кации. 8. Каково назначение входов счетчиков и их условное буквенное обозначение? 9. Нарисуйте условные графические обозначения счетчиков различных типов. 10. В чем состоит принцип построения функциональной схемы счетчика на сложе ние при под счете положительных и отрицательных импульсов? 11. В чем состоит принцип работы функциональной схемы счетчика на сложение и вычитание? 12. В чем состоит принцип работы функциональной схемы реверсивного счетчика? 13. Дайте понятие о переполнении счетчика и максимальном (избыточном) и эффективном коэффициенте счета счетчика. 14. В чем состоит принцип построения счетчика с последовательным, параллельным, сквозным и групповым переносом?

7.4. Ре гис гистр тры ы Общие сведения Регистром называют логическое устройство, предназначенное для приема, хранения информации в виде машинных кодовых слов 208

или его частей, а также для выполнения некоторых логических преобразований над кодовыми словами. Как уже указывалось, элементарной единицей информации в цифровых устройствах является двоичная переменная. Для предоставления более крупных информационных сообщений, таких как числа, символы (буквы и знаки) и т.п., используется упорядоченная совокупность двоичных переменных, которая называется кодовое слово, или просто код. Таким образом, кодовое слово в цифровой технике — есть определенной длины последовательность символов 0 и 1, например, 0101101. Двоичные переменные, составляющие слово, называются разрядами кодового слова. Разряды нумеруются целыми числами от 1 до n, причем n, равное числу разрядов слова, определяет его информационную емкость. Для обозначения разрядов в словах, (не путать с нумерацией) используются латинские строчные буквы с индексом, например,i,aгде i — индекс номера разряда от 0 до n, а «а» — символ разряда, который в двоичной системе счисления может принимать только два значения: 0 или 1. Для обозначения слов используются прописные буквы латинского алфавита, например, А, В, С и т.д. Например, шестиразрядное слово (А) 10 — целое десятичное число, в двоичной системе счисления представляется суммой вида: 4 3 2 1 0 аа а0 , где 2 — основание двоичной ()Аа10 =+ 5 225 аа 4 ++ 3 22 2 ++ 1 22 системы счисления, аi — (коэффициенты а5, а4, а3, а2, а1, а0) символы i-го разряда (0 (0 или 1), цифры в степени основания 2 и в обозначении символа (0, 1, 2, 3, 4, 5) индексы (номера) разрядов (запись в математическом виде — справа налево, от младшего разряда к старшему разряду). По данной формуле, подставляя значения «а» (0 или 1), можно перевести число (слово) из двоичной системы счисления в десятичную, а для записи слова в двоичной системе необходимо только записать набор значений a 10 = а5а4а3а2а1а0, i , например, в общем виде (А) и задать символу с индексом «a i » значение 0 или 1, чтобы получить конкретное слово в двоичной системе счисления. Регистры представляют собой цифровые автоматы Мили, выполненные на триггерах того или иного типов со схемами управления входными и выходными сигналами. В цифровых автоматах Мили состояние новой информации зависит только от значения пере209

менной (сигнала) на входе в данный момент времени и не зависит от значения предыдущего состояния информации в регистре. Таким образом, регистр можно считать устройством памяти (хранения информации). В отличие от счетчиков, в регистрах нет внутренних запрещающих обратных связей, которые создавали зависимость новой информации от предыдущей информации. Кроме основных операций по приему и хранению информации в виде машинных кодовых слов (кодов) регистры могут использоваться и для выполнения некоторых других функций (операций): – сдвиг хранимого в регистре двоичного кода слова вправо или влево на заданное число разрядов; – преобразование последовательного двоичного кода в параллельный, и наоборот наоборот,, при приеме и выдаче двоичного кода слова; – поразрядные логические операции по преобразованию в различные формы машинного кода — прямой, обратный, дополнительный, модифицированный и т.д. Регистры подразделяются по нескольким признакам: – по назначению; – по способу записи и считывания (ввода–вывода) кодового слова (информации); – по количеству входов на каждый разряд регистра; – по способу управления записью; – по способу хранения информации в регистре. По назначению регистры могут быть накопительные (регистры памяти, хранения) и сдвигающие. Накопительные регистры предназначены для приема и хранения информации и по способу записи и считывания могут быть параллельные, последовательные, параллельно-последовательные и последовательно-параллельные регистры. Сдвигающие регистры, также как и накопительные, могут применяться для хранения информации, представленной двоичным кодом. Однако в основном такие регистры предназначены для выполнения поразрядных логических операций с кодами способом сдвига хранимой информации влево или вправо для преобразования параллельного двоичного кода в последовательный двоичный код и, наоборот,, математической формы записи двоичного кода в машиннаоборот ную форму записи двоичного кода, и наоборот наоборот.. 210

Сдвигающие регистры также можно классифицировать по направлению записи и передачи информации: однонаправленные и реверсивные. В однонаправленных сдвигающих регистрах ввод и вывод информации происходит методом сдвига в одном направлении, а в реверсивных сдвигающих регистрах направление ввода и вывода может изменяться. В зависимости от способа записи и считывания кодового слова (двоичного числа), различают параллельные, последовательные, параллельно-последовательные и последовательно-параллельные регистры. В параллельный регистр, предназначенный для хранения, код подается одновременно по всем разрядами, т.е. в параллельной форме. В последовательный регистр ввод кода производится последовательно во времени, подачей отдельных разрядов (обычно начиная с младшего разряда кодового слова), т.е. в последовательной форме, но можно и со старшего разряда. Параллельно-последовательный (последовательно-параллельный) регистр имеет входы и выходы, как для параллельной, так и для последовательной формы приема и передачи (вывода) кодового слова. Последовательные, последовательно-параллельные и параллельно-последовательные регистры еще называют сдвиговыми, т.к. в них происходит последовательный сдвиг каждого, ранее введенного, при вводе следующего, или осуществляется сдвиг при выводе информации, т.е. последовательный перенос информации от одного разряда к другому другому.. Сдвиг информации может происходить как от младшего разряда к старшему (слева на право, сверху в низ), так и от старшего разряда к младшему (слева на право, снизу вверх). Примечание: Понятие слева направо, справа налево, снизу вверх и сверху вниз указывает соответственно на горизонтальное или вертикальное изображение (построение) схемы. При выводе информации методом сдвига, в регистре записанная информация теряется. Для исключения потерь информации при выводе ее методом сдвига создаются кольцевые сдвигающие регистры. В зависимости от числа входов (каналов), по которым поступает информация на каждый разряд регистра, различают регистры однофазные и парафазные. 211

В однофазных регистрах при приеме одного разряда входного слова использу используется ется один вход, по которому подается сигнал, представляющий значение двоичной переменой. В совокупности на все разряды регистра подается слово в прямом или обратном коде. В парафазных регистрах используется два входа на каждый разряд, по которым подается на каждый разряд два сигнала: прямого и инверсного значения двоичной переменной (парафазный сигнал). В совокупности, на все разряды регистра подается слово в прямом и в обратном коде, т.е. в парафазном коде. В зависимости от способа управления записью регистры могут быть асинхронные или синхронные. В синхронных регистрах срабатывание триггеров каждого заряда происходит по дополнительному сигналу сигналу,, поступающему на вход разрешения. Сигнал синхронизации может поступать на входы синхронизации всех триггеров в виде сигнала разрешения сдвигаСдвПр С в последовательных регистрах (при приеме слова или сдвиге), т.е. с последовательной записью информации (слова), или в виде сигнала разрешения записи (приема) слова в параллельных регистрах (ПрС). Это позволяет производить их одновременное срабатывание и повышает помехоу помехоустойчивость стойчивость схемы. Асинхронный способ управления записью информации (слова) в основном применяется в параллельных регистрах, что исключает одновременное срабатывание триггеров, т.е. одновременную запись всех разрядов кодового слова. В последовательных регистрах, с асинхронным способом записи информации, функции сигнала синхронизации выполняют управляющие сигналы, передаваемые с выхода одного триггера на информационные (управляющие) входы другого триггера. За счет этого происходит последовательное переключение триггеров в разрядах регистров. На основе последовательных, последовательно-параллельных и параллельно-последовательных регистров осуществляются операции преобразования последовательного кода в параллельный код, и наоборот наоборот.. В зависимости от способа хранения информации различают регистры со статическим и динамическим принципом хранения информации. 212

В регистрах со статическим принципом хранения информации положение (место) каждого разряда информационного слова (кода), записанного в регистр, остается неизменным в течение времени хранения, т.е. не сдвигается. В регистрах с динамическим принципом хранения информации, в виде кодового слова, происходит непрерывная циркуляция хранимого кодового слова, т.е. постоянный сдвиг (перемещение) каждого разряда хранимого слова по разрядам регистра без разрушения самого информационного кодового слова. К таким регистрам можно отнести кольцевые регистры на триггерах. Данный тип регистров будет рассматриваться в данном разделе. Существуют и другие разновидности динамических регистров, выполненных на приборах с зарядовой связью (ПЗС) на основе МДП-транзисторов или на конденсаторах (С) и индуктивностях (L), т.е. на реактивных компонентах. Кольцевые регистры являются последовательными сдвигающими регистрами, в которых при сдвиге не происходит разрушения (потери) информации, а информация циркулиру циркулирует ет за счет организации обратной связи в схеме регистра. Параллельные регистры Параллельные регистры применяются для ввода, хранения и вывода двоичной информации в параллельном коде и часто называются — регистры памяти. Данный вид регистров может быть построен на основе синхронных и асинхронных, одноступенчатых и двухступенчатых триггеров. Принцип построения регистра покажем на примере синтеза схемы. Задача проектирования (построения) регистра состоит в синтезе комбинационной схемы, которая обеспечивает требу требуемую емую функцию возбуждения триггеров регистров для заданного процесса. При этом аргументами функции являются разряды входов регистра (соответствующие входы триггеров разрядов регистра — S, R, J, K, D), разряды входного кода (соответствующие входы регистра для занесения кодов в регистр — D) и разряды выходов регистра (соответствующие выходы с триггеров разрядов — Q). Процесс синтеза регистров производится в той же последовательности, что синтез схем счетчиков. 213

Рассмотрим в качестве примера синтез и работу четырехразрядного синхронного однофазного параллельного регистра, построенного на одноступенчатых асинхронных RS-триггерах, управляемых логической единицей (лог лог.. 1). Процесс функционирования рассматриваемого регистра задан в таблице переходов (табл. 7.28) для нулевого разряда по информационному выходу D0. В таблице переходов знаком «*» отмечено любое состояние аргумента или функции. По таблице переходов определяем функциональную взаимосвязь для входов0 S и R0, являющихся функциями управления нулевого разряда при аргументах РЕ, D0, и0tQ . Для этого производим минимизацию по картам Карно (рис. 7.86). В данном примере, также заполнение карт Карно проводим непосредственно по данным таблицы переходов в счетной схеме, не составляя аналитической записи функции СДНФ. В резуль результате тате минимизации получаем переключательные функции вида ДНФ для0-Sи R 0-входов =РЕ∧D0 и R0=0. триггера нулевого разряда: 0S Таким образом, для записи в нулевой разряд единицы необходимо поступление лог лог.. 1 по входу разрешения записи параллельного Таблица 7.28 Таблица истинности (переходов) четырёхразрядного синхронного однофазного параллельного регистра на одноступенчатых асинхронных RS-триггерах при управлении лог. лог.1 1 №№ Описание процесса функционироРЕ D0 Q0 Q0t S0 R0 позиции вания хранение лог лог.. 0 при R0=0 1 0 0 0 0 0 * и подтверждение лог лог.. 0 при R 0=1 хранение лог лог.. 1 при S = 0 0 2 0 0 1 1 * 0 и подтверждение лог лог.. 1 при 0S=1 хранение лог лог.. 0 при R0=0 3 0 1 0 0 0 * и подтверждение лог лог.. 0 при R 0=1 хранение лог лог.. 1 при S 0=0 4 0 1 1 1 * 0 и подтверждение лог лог.. 1 при 0S=1 хранение лог лог.. 0 при R0=0 5 1 0 0 0 0 * и подтверждение лог лог.. 0 при R 0=1 хранение лог лог.. 1 при S = 0 0 6 1 0 1 1 * 0 и подтверждение лог лог..1 при S 0 =1 7 1 1 0 1 1 0 запись лог лог.. 1 по входу S= S=1 1 подтверждение лог лог.. 1 при S 0=1 8 1 1 1 1 * 0 и хранение лог лог.. 1 при S 0 =0 214

Рисс. 7.86 Ри 86.. Минимиз ир ирующи ующи е ка карты рты Кар Карно но для оп опре реде деле ления ния функцио на ль льных ных в за заим имосв освязе язей й д л я 0Sи R0 в схеме п ара арал л лел лельног ьного о си син н хр хронног онного о р егис егистр тра а

кода РЕ и лог лог.. 1 по входу разряда D0, для триггера нулевого разряда Т0. В соответствии с этим, можно записать аналогичные функциональные взаимосвязи и для других разрядов четырехразрядного регистра: SP ∧ 1, SP ∧ 2 , SP ∧ 3 , при этом по входу ED ED ED 1= 2= 3= сброса R для всех триггеров должно выполнятся условие R= R=0, 0, т.е. R0=0, R 1=0, R 2=0, R 3=0. В соответствии с этим, можно сделать вывод о том, что для включения входов S необходимо установить логические элементы «И» и объединить их входом РЕ, а входы R объединить общей шиной сброса R. Сброс триггеров в нулевое состояние производится сигналом лог лог.. 1, т.к. при записи информации по входам S на входах R необходимо подавать лог лог.. 0. Шина — вход PE будет являться не только входом разрешения, но и шиной (входом) синхронизации для одновременной записи всех разрядов кодового слова в разряды регистра. Схема синхронного параллельного регистра показана на рис. 7.87. Для занесения кодового слова служат шины данных D0, D1, D2 и D3, по которым можно подавать прямой однофазный код. Шины данных включены через логические элементы «И» на входы S триггера для установки триггеров в единичное состояние. Одновременно с этим, все логические элементы «И» соединены между собой одним из входов для создания входа разрешения приема (параллельной загрузки) кодового слова (ПРС или РЕ). Это позволяет осуществлять синхронную запись всех разрядов кодового слова в регистр. Прием двоичного кода в регистр производится в два такта. По первому такту сигналом «сброс» (R) регистр устанавливается в состояние «0000». По второму такту сигналом разрешения парал 215

б а Рисс. 7.87 Ри 87.. Cинхро нный па парал рал лельный реги стр стр:: а — фу фун н к цион циона а ль льна ная я схем схема; а; б — условно условное е г ра рафи фическо ческое е об обозначен означение ие

лельной загрузки (РE) в регистре записывается параллельный код двоичного слова D0D1 D2 D3. При этом в соответствии с кодом двоичного слова D0 D1 D2 D3 каждый из триггеров T0, T1, T2, T3 регистра будет либо переключаться в состояние 1, либо останется в состоянии 0. Занесенный в регистр код двоичного слова может храниться до тех пор, пока регистр вновь не будет установлен сигналами «уст «уст.. 0» в состоянии (0000). Таким образом, при записи двоичного в регистр каждый из его триггеров может переключаться дважды: один раз при установке регистра в нулевое состояние (уст ст.. 0), второй раз при при216

еме 1 в триггер по сигналу Пр.С по входу PE. С выходов регистра снимается прямой и обратный код слова, соответственно с выходов триггеров каждого разряда Q 0Q1Q2Q3 и Q,01 Q ,Q23,Q . На рис. 7.88 показана схема парафазного четырехразрядного асинхронного параллельного регистра, построенная на одноступенчатых синхронных RS-триггерах. При наличии на шинах данных D 0, D 1, D 2, D 3 и D 01, DD, 23,D парафазного кода на одном из входов каждого триггера регистра обязательно присутствует лог лог.. 1, которая по сигналу разрешения приема слова РПС на шине РЕ установит триггер в требуемое состояние независимо от той информации, ко-

а

б

Рисс. 7.88 Ри 88.. Ас Асинхро инхро нный па пара рафаз фазный ный пар пара а ллель ный ре регис гистр тр:: а — фу фун н к ц иона ионал л ьн ьна а я схем схема; а; б — ус условно ловное е г ра рафи фиче ческое ское о бо бозн значен ачение ие 217

торая в нем хранилась. Использование парафазного кода позволит сократить время записи слова в регистр за счет исключения такта предварительной установки триггера в исходное состояние, т.е. при записи схема работает на один такт по сигналуРС. П При выполнении арифметических и логических операций над двоичными кодовыми словами возникает необходимость в проведении различных их преобразований. Рассмотрим некоторые варианты схем регистров, осуществляющих преобразования. Параллельный однофазный трехразрядный синхронный регистр для преобразования прямого кода в обратный (рис. 7.89) построен на счетных двухтактных триггерах Т-типа. Прием кодового слова производится в два такта. По первому такту сигналом сброс (R) регистр устанавливается в состояние «000». По второму такту произ-

а

б

Р ис. 7.89 89.. Па Пара рал л ле лель льны ный й од одноф нофа а зн зный ый си син н хр хрон онн н ый ре реги гист стр р с пе перед редачей ачей слов слова а из од одног ного о р ег егист истр р а в дру другг ой и п ре реобр обра а зов зован ание ием м из п ря рямог мого о код кода а в обр обрат атн н ый ый:: а — фу фун н к цион циона а ль льна ная я схем схема; а; б — ус условное ловное г рафи рафиче ческое ское о боз бозначен начение ие 218

водится запись кодового слова (D0 D1 D2) по сигналу РПС на шине разрешения РЕ. Кодовое слово передается на дополнительные асинхронные входы ускоренной установки триггеровS. При этом в соответствии с кодом на шинах данных D0, D1 и D2 каждый триггер будет переключаться в состояние 1, либо оставаться в состоянии 0. Для получения обратного кода в схему подается единичный импульс по входу V шины обращения (для обращения, т.е. изменения кода на противоположный код). По этому импульсу триггеры работают в счетном режиме и меняют свое состояние на противоположное. При обращении кода сигнал по входу разрешения приема слова (П РС) не должен действовать. В данной схеме при обращении кода по шине РЕ РЕ1 1 должен действовать лог лог.. 0. С выходов схемы регистра кодовое слово снимается в парафазном виде. В схемах параллельных регистров можно построить схемное решение, обеспечивающее передачу слова с одного регистра на другой. Данное схемотехническое решение представлено на рис. 7.89. Основным регистром является регистр Рг Рг1 1, а регистр Рг Рг2 2 является принимающим регистром. Для передачи кодового слова из Рг Рг1 1 в Рг Рг2 2 необходимо подать сигнал на шину РЕ РЕ2 2 — разрешения записи параллельного кода в Рг Рг2 2, код в этом случае передается на входы синхронизации одноступенчатых синхронных триггеров регистра Рг2 Рг 2. При этом состояние регистра Рг Рг1 1 не изменяется. Последовательные (сдвигающие) регистры Последовательные регистры — это такие регистры, в которых двоичное кодовое слово записывается путем последовательной записи каждого разряда. Последовательная, поразрядная, запись каждого разряда осуществляется или с младшего разряда, или со старшего разряда кодового слова. При этом осуществляется последовательный сдвиг ранее занесенного разряда и запись следующего разряда кодового слова. Поэтому последовательные регистры и называют сдвигающими регистрами. По своему функциональному назначению последовательные регистры делятся на регистры с однонаправленным сдвигом и реверсивные. Сдвиг в однонаправленных регистрах может осуществляться либо в ту или иную сторону (влево или вправо, вниз или вверх, 219

в зависимости от графического изображения схемы регистра — горизонтальное или вертикальное расположение схемы). Сдвиг,, например, вправо, заключается в том, что цифра, имевшаСдвиг яся в i-n разряде регистра до сдвига, передается в соседний разряд справа (i+1)1)-й й разряд; из (i+1)1)-го го разряда в (i+2)2)-й й разряд и т.д. Из закона функционирования сдвигающего регистра следу следует ет,, что в каждом разряде регистра, одновременно с хранением цифры, имеющейся до сдвига и предназначенной для передачи в следующий разряд, необходимо преду предусмотреть смотреть возможность приема новой цифры из предыдущего разряда, а в крайний разряд от источника кодового слова извне, т.е. от внешнего источника информации. Покажем пример сдвига числа на один разряд вправо (рис. 7.90). При таком виде сдвига видно, что при сдвиге цифры из крайнего (выходного) цифра теряется, т.е. стирается, а в крайний входной (левый) разряд заносится значение извне. Во входной разряд при сдвиге информации, находящейся в регистре, из внешнего источника может подаваться или лог лог.. 0, или лог лог.. 1. Номер разряда в регистре Число (код) в регистре до сдвига Число в регистре после 11-го го сдвига при сигнале извне равном 0 выводится из регистра (теряется)

Рис. 7.90. При Пример мер сдви вигга в рег егис истт ре по од одном номуу си сигг на нал л у сд сдви вигга с лог. 0 по вход входуу из извне вне

Последовательные регистры могут быть как синхронные, так и асинхронные и строятся на одноступенчатых и двухступенчатых триггерах любого типа, работающих в режиме D, или D-триггерах с динамическим входом синхронизации. Рассмотрим пример построения последовательного четырехразрядного сдвигающего синхронного регистра, построенного на синхронных, двухступенчатых D-триггерах методом синтеза. По высказыванию о регистре составляем таблицу переходов, в которой отражается процесс функционирования регистра при записи последовательного четырехразрядного однофазного кода (табл. 7.29). 220

Таблица 7.29 Таблица истинности (переходов) последовательного четырёхразрядного сдвигающего синхронного регистра на двухступенчатых D-триггерах при управлении лог. лог.1 1 №№ позиции

D

1

0

0

0

0

0

0

0

0

0

0

хранение кода (0000) 2

2

1

0

0

0

0

0

1

0

0

0

хранение кода (0000) 2

3

0

1

0

0

0

0

0

0

0

0

4

0

1

0

0

0

0

0

0

0

0

5

0

1

0

0

0

0

0

0

0

0

6

0

1

0

0

0

0

0

0

0

0

7

1

1

0

0

0

0

1

0

0

0

8

1

0

1

0

0

0

1

1

0

0

9

1

0

1

0

0

0

1

1

0

0

хранение кода (1000) 2

10

0

0

1

0

0

0

0

1

0

0

хранение кода (1000) 2

11

1

1

1

0

0

0

1

1

0

12

1

0

1

1

0

0

1

1

1

лог..1 первого разряда 0 запись лог кода (1111)2, результат запи0 си – код (1100) 2

13

1

0

1

1

0

0

1

1

1

0

хранение кода (1100) 2

14

0

0

1

1

0

0

0

1

1

0

хранение кода (1100) 2

15

1

1

1

1

0

0

1

1

1

16

1

0

1

1

1

0

1

1

1

лог..1 второго разряда 0 запись лог кода (1111)2, результат запи1 си – код (1110) 2

17

1

0

1

1

1

0

1

1

1

1

хранение кода (1110) 2

18

0

0

1

1

1

0

0

1

1

1

хранение кода (1110) 2

19

1

1

1

1

1

0

1

1

1

20

1

0

1

1

1

1

1

1

1

лог..1 третьего разряда 1 запись лог кода (1111)2, результат запи1 си – код (1111) 2

21

1

0

1

1

1

1

1

1

1

1

хранение кода (1111) 2

22

0

0

1

1

1

1

0

1

1

1

хранение кода (1111) 2

23

0

1

1

1

1

1

0

1

1

24

0

0

0

1

1

1

0

0

1

1 сдвиг логическим нулем — стирание нулевого разряда 1 кода (1111)2, результат стирания – код (0111)2

C Описание процесса (С 0, С1, Q0t Q1t Q2t Q3t D 0 D 1 D 2 D 3 функционирования С 2, С3)

запись нулевого разряда кода (0000)2 запись первого разряда кода (0000)2 запись второго разряда кода (0000)2 запись третьего разряда кода (0000)2 запись лог лог..1 нулевого разряда кода (1111) 2, результат записи – код (1000)2

221

Таблица 7.29 (окончание) №№ позиции

D

25

0

0

0

1

1

1

0

0

1

1

26

0

1

0

1

1

1

0

0

1

27

0

0

0

0

1

1

0

0

0

1 сдвиг логическим нулем — стирание первого разряда 1 кода (1111)2, результат стирания — код (1111)2

28

0

0

0

0

1

1

0

0

0

1

29

0

1

0

0

1

1

0

0

0

30

0

0

0

0

0

1

0

0

0

1 сдвиг логическим нулем — стирание второго разряда 0 кода (1111)2, результат стирания — код (0001)2

31

0

0

0

0

0

1

0

0

0

0

32

0

1

0

0

0

1

0

0

0

33

0

0

0

0

0

0

0

0

0

0 сдвиг логическим нулем — стирание третьего разряда 0 кода (1111)2, результат стирания — код (0000)2

C Описание процесса (С 0, С1, Q0t Q1t Q2t Q3t D 0 D 1 D 2 D 3 функционирования С 2, С3) хранение кода (0111) 2

хранение кода (0011) 2

хранение кода (0001) 2

По таблице переходов (см. табл. 7.29) строим и заполняем карты Карно (рис. 7.91) для определения методом минимизации функциональной взаимосвязи D- и С-входов триггеров регистра. В резуль результате тате минимизации с помощью карт Карно получаем переключательные функции вида ДНФ для D0, D 1, D 2, D 3 и С0, С1, С2, С3 входов триггеров: D0=D; D 1=Q 0t; D 2=Q 1t; D 2=Q 2t; С0=С; С 1=С; С2=С; С 3=С, по которым производится соединения триггеров в схеме регистра.

Рис. 7.91. Минимиз ир Рис ирующи ующи е карты Карн Карно о для опре пред дел еле ения функ ци цио ональн ой в за заи и мо мосв связи язи D - и С-входов в схеме по посл следов едоват ате е ль льног ного о с д ви вигг а ющег ющего о рег реги и ст стр ра 222

а

б

Рисс. 7.92. Сдв Ри Сдвиг игаю ающий щий синхро нный пос посл ледова ватель тельный ный четыре храз рядный регг ис ре исттр на D-т ри ригг г ер ера ах: а — фу фун н к ц ион иона а л ьн ьна а я схема схема;; б — ус условное ловное г ра рафи фическо ческое е о бо бозначен значение ие

Таким образом, для построения схемы сдвигающего регистра, необходимо прямой выход триггера каждого разряда соединить с информационным D-входом триггера следующего разряда, а входы синхронизации триггеров объединить между собой для создания шины входа сдвига С1 (СдП Р). D-вход триггера нулевого разряда является входом регистра. Схема синтезированного сдвигающего регистра приведена на рис. 7.92 а. Функциональная взаимосвязь входа сброса R также может быть синтезирована, аналогично показанному синтезу в варианте для параллельного регистра (см. рис. 7.86). Аналогично можно синтезировать схему сдвигающего последовательного регистра на JK-триггерах, работающих в режиме D-триггера, что доказывается на схеме рис. 7.93 а. Работа схемы на рис. 7.92 а аналогична работе схемы на рис. 7.93 а.

а

б

Рисс. 7.93. Посл Ри ослед едова ователь тель ный синхро нный сдв сдвигаю игающий щий ре регистр гистр на JK-три г г е ра х: а — фу фун н к ц ион иона а л ьна ьная я с хема хема;; б — условно условное е г р афи афическо ческое е обозн об означение ачение 223

Последовательный синхронный четырехразрядный сдвигающий резистор (см. рис. 7.93 а) построен на синхронных двухступенчатых JK-триггерах, соединенных последовательно так, что сигналы с выходов (Qj и Q j ) триггера младшего разряда регистра поступают на информационные входы установки J и К триггеров последующего старшего разряда регистра. Такое соединение обеспечивает парафазность сигналов на входах J и К триггера, что обеспечивает работу JK-триггера в режиме D по входу синхронизации С. Информационные входы триггера Т0 соединены через логический элемент И-НЕ, выполняющий функцию НЕ, что создает работу триггера в режиме D. Вход D триггера Т0 является информационным входом для подачи двоичного слова последовательно, разряд за разрядом. Такое соединение триггеров обеспечивает сдвиг в регистре информации вправо (горизонтальное графическое изображение схемы) по сигналу разрешения сдвига ДВ СП Р по шине С1. Рассмотрим работу регистра. Установим регистр в состояние R. «0000» сигналом по входу сброса Запись в регистре последовательного двоичного кода, например, Х0Х1Х2Х3=1101, производится через информационный вход данных D следующим образом. Занесение кода можно производить, начиная со старшего разряда кода или с младшего разряда кода. Выбор варианта занесения кода зависит от расположения разрядов в регистре: – если старший разряд регистра (в обозначении) находится справа, а более младший разряд располагается слева (в регистрах со сдвигом вправо), то занесение кодового слова в последовательном регистре логично начинать со старшего разряда кода; в регистрах со сдвигом влево, с младшего разряда кода (относится для схем с горизонтальной компоновкой триггеров, что равнозначно при вертикальном расположении – вниз, т.е. сдвиг сверху вниз); – если старший разряд регистра находится слева (вверху), а более младший разряды располагаются правее (ниже), то занесение кодового слова в последовательном регистре логично начинать: в регистрах со сдвигом вправо с младшего разряд кода, а в регистрах со сдвигом влево со старшего разряда кода. Примечание: При нелогичном подходе в занесении кода в сдвигающем регистре может произойти структурное преобразование кода из ма224

шинного кода в математический код, и наоборот. Смысл такого преобразования легко пояснить. При нумерации разрядов в регистре слева направо и занесении последовательного кода с младшего разряда происходит разворот кода, т.е. запоминание младшего разряда кода происходит в старшем разряде регистра, а старшего разряда кода в младшем разряде регистра; аналогично произойдет разворот кода и при нумерации разрядов справа налево, при занесении кода слева направо, начиная занесение со старшего разряда кода. Запись кода рассмотрим в варианте, когда записи присходит присходит,, начиная со старшего разряда. При занесении по входу D=3=Х1 (старший разряд кода) первым сигналом сдвига (ДВ СП Р) по шине С триггер Т0 устанавливается в состояние 1, а остальные Т1, 1,Т Т2 и Т3 не изменят своего состояния, т.е. в регистрах установится двоичный код «1000». При D=Х 2=0 второй сигнал сдвига СДВП Р установит Т0 в состояние 0, а его информационное состояние 3Х=1 будет передано в Т1, а Т2 и Т3 свое состояние не изменяет изменяет,, т.е. в регистре будет установлен двоичный код «0100». При D=Х1=1 третий сигнал сдвига СДВП Р установит Т0 в состояние 1, а его информационное состояние2=Х0 будет предано триггеру Т1, с Т1 информационное состояние 3Х=1 в Т2, при этом состояние триггера Т3 не изменится и в регистре установится двоичный код «1010». При D=Х0=1 четвертый сигнал сдвига С ДВ П Р не изменит состояние триггера Т0, информационное состояние триггера Т0 передается триггеру Т1 и т.д., т.е. в регистре установится (запишется) код двоичного слова «1101» в математическом виде — форме представления информации (кода). Записанный код считывается в параллельном коде одновременно с выходов всех разрядов регистра. Двоичный код Х0Х1Х2Х3=11012, записанный в регистр последовательно, из регистра может быть также считан — выдан (выдвинут) сигналами сдвига СДВ П Р в виде высокого (лог лог.. 1) или низкого (лог лог.. 0) уровня по входу D регистра, с выходов триггера старшего разряда регистра, например, 3Q, в виде последовательного двоичного кода. Считывание кодового слова в последовательном виде — коде происходит происходит,, начиная со старшего разряда кода, что указывает на преобразование математического кода в машинный код — (1011)2матем=( =(1101) 1101)2машин.. Временная диаграмма, иллюстрирующая работу регистра (см. рис. 7.93 а) при записи последовательного кода, начиная со старшего раз225

ряда кода, и считывании показана на рис. 7.94. Как видно из временной диаграммы, считывание информации (кода) осуществляется методом сдвига при сигнале лог лог.. 0 на входе D и при считывании информация в регистре теряется. Таким образом, регистр предназначен для временного хранения цифровых кодов. Длительность хранения кода можно увеличить, если прекратить поступление синхронизирующих импульсов сдвига СДВП Р по шине С (в данном примере после четвертого импульса). Однако любой записанный в регистр цифровой код при всех условиях будет храниться до тех пор, пока на все элементы регистра подано напряжение питания. Двоичный код, хранимый в регистре, может быть снят в виде параллельного кода с выходов Q (прямой код) или Q (инверсный код) всех триггеров регистра. Если запись кодового слова, т.е. двоичного кода, производить, начиная с младшего разряда кода, например, с D=0=Х1, то по четвертому сигналу сдвига (С ДВП Р) состояние триггеров будет иметь вид

Р ис. 7.94. Времен Временн н а я д иа иагг р ам амм м а раб рабо о т ы си син н х рон ронног ного о пос последов ледоват ате е л ьног ьного о сдв сд в и г а ющег ющего о р ег еги и ст стра ра в ре реж ж и м е з а п и си че четт ы р ех ехра разр зря я д н ог ого о к ода и счи сч и т ы в а н и я и нф нфо о рм рма а ц и и п ри си сигг н а ле лог лог.. 0 по в ход ходуу D 226

Т0 Т1 Т2 Т3=1011, т.е. код записан в регистре в машинном виде, т.к. старший разряд кода (слова) записан в младший разряд регистра. При таком варианте записи кодового слова присходит преобразование математического кода в машинный, который также может считываться в параллельном виде одновременно с выходов каждого разряда регистра. Сдвигающий регистр с цепями приема двоичной информации в последовательном коде и выдачи в параллельном коде называют последовательно-параллельным регистром, а также преобразователями последовательного кода в параллельный двоичный код, с возможностью преобразования математического кода в машинный, и наоборот наоборот,, из машинного кода в математический код. Проанализировав принцип записи информации в последовательных регистрах, можно сделать вывод о том, что запись последовательного кода можно производить без предварительного сброса триггеров в нулевое состояние по входу R, т.к. при занесении (записи) отдельных разрядов кода происходит сдвиг ранее занесенной информации. Рассмотрим сдвигающие последовательные регистры с цепями приема информации в параллельном коде и выдачи в последовательном коде, которые называют параллельно-последовательными регистрами или преобразователями параллельного двоичного кода в последовательный двоичный код. В качестве примера на рис. 7.95 приведена функциональная схема трехразрядного параллельно-последовательного регистра на синхронных двухступенчатых D-триггерах в вертикальном изображении. Запись параллельного двоичного кода, например, Х0Х1Х2=110, происходит по единичному сигналу разрешения приема параллельного кода Р(С) П на шине РЕ, однофазного кода, поданного на входы 0D÷D 2. По сигналу лог лог.. 1 на шине ПРС параллельный однофазный двоичный код поступает на логические элементы И-НЕ — D4, D6, D8 и передается на асинхронные дополнительные входы ускоренной установкиS , а через логические элементы И-НЕ — D5, D7, D9 на дополнительные асинхронные входы ускоренного сбросаR триггеров разрядов регистра. Такое включение логических элементов И-НЕ создает условия преобразования однофазного двоичного кода в парафазный двоичный код, поступающий для записи в сдвигающий регистр. 227

а

б

Рис . 7.95. Пара ллельно- после Рис. оследо довательны вательны й синх ро ронны нны й регист р на D-т ригг ерах: а — фу фун н к цион циона а ль льна ная я схема схема;; б — условно условное е г раф рафиче ическое ское обозначен об означен ие

Вывод из регистра хранимого двоичного код (например, Х0Х1Х2=110) в последовательном коде производится сигналом сдвига вниз (вправо СДВП Р). При этом последовательный двоичный код снимается с выхода старшего разряда регистра, с выходов 2 и QQ2 в парафазном виде, или с 2Q— в прямом коде, а с выхода Q2 – инверсном (обратном) коде, начиная со старшего разряда2. DПри первом сигнале СДВП Р на выходе Q 2 ( Q2 ) снимается уровень сигнала D 1, по второму — D0, по третьему сигналу информация в регистре теряется (разрушается). Для исключения потери информации необходимо создать обратную связь в сдвигающем регистре. Организация обратной связи заключается в соединении триггера выходного разряда с входом триг228

гера входного разряда. Такие соединения позволяют создать кольцевую связь в регистрах, и такие регистры называются кольцевыми. Кольцевая связь в регистре показана на схеме регистра на рис. 7.95, где выход триггера старшего разряда2 Q соединен с информационным входом D, который предназначенн для записи последовательного кода. При считывании информации в кольцевом регистре одновременно будет происходить перезапись двоичного кода с выхода старшего разряда Т2 на вход младшего разряда Т0 в соответствии с рис. 7.95. В остальном, работа кольцевого регистра аналогична работе сдвигового регистра без цепей обратной связи. При организации обратной связи, т.е. создании кольцевой схемы регистра, в схеме исключается действие входа D, т.е. входа занесения последовательного кода, т.к. этот вход подключен к выходу триггера последнего разряда. Таким образом, в регистре исключается возможность записи кода последовательным способом. При построении сдвигающих последовательных регистров влево (справо налево) необходимо выход крайнего триггера (нижнего) соединить с информационным входом триггера, расположенного левее (выше) и т.д., при этом входом схемы для записи последовательного двоичного кода будет информационный вход крайнего правого (нижнего) разряда триггера. Особую группу сдвигающих последовательных регистров составляют реверсивные сдвигающие регистры, двоичная информация в которых может сдвигаться как вправо, так и влево по регистру регистру.. На рис. 7.96 приведена функциональная схема четырехразрядного реверсивного сдвигающего регистра на D-триггерах с динамическим синхронизирующим входом С. Сдвиг двоичного кода вправо (вниз) или влево (вверх) задается разрешающим уровнем лог лог.. 1, или на вход Е1 (сдвиг вправо), или на вход Е2 (сдвиг влево) и производится по сигналу сдвига (СДВ) по шине С, который подается на входы синхронизации всех D-триггеров регистра. Под воздействием каждого сигнала сдвига СДВ происходит сдвиг на один разряд вправо или влево. С помощью логического комбинационного элемента 2И2И-ИЛИ ИЛИ происходит логическое соединение выходов младших разрядов триггеров с информационными D-входами триггера более старшего разряда для организации сдвига вправо при воздействии 229

а

б

Рисс. 7.96. Рев Ри еверс ерсив ивный ный сдв сдвигаю игаю щий синхро нный ре реги гистр стр на DD-тригге тригге рах рах:: а — фу фун н к цион циона а л ьн ьна а я с хема; б — ус условное ловное г ра рафи фиче ческое ское об обозн означен ачение ие

сигнала по шине Е1. При воздействии единичного сигнала по входу Е2 происходит логическое соединение через элемент 2И2И-ИЛИ ИЛИ D-входов триггеров старшего разряда со входом триггера более младшего разряда, что создает условие настройки работы схемы регистра на сдвиг влево. 230

В процессе настройки для сдвига вправо по входу D имеется возможность записи последовательного кода слова в регистр. При настройке на сдвиг влево (вверх) в качестве входа занесения последовательного кода слова можно использовать вход схемы пятого разD / ). Одновременное действие ряда (на схеме рис. 7.96 обозначен сигналов разрешения сдвига вправо и влево недопу недопустимо. стимо. Сдвигающие регистры можно построить и на основе параллельных регистров путем создания схемы косой и прямой передачи информации от разряда к разряду (рис. 7.97). В схеме на элементах D1, D2 и D3 построен первый регистр (Рг1), в который по входам D0,

а

б

Рис. 7.97 97.. Cд Cдви виггающ ющи и й рег егис исттр на D-т ри ригг гер ера ах cо схемо хемой й кос осой ой и прямой передач пере дачи: и: а — фу фун н к ц иона ионал л ьн ьна а я схем схема; а; б — ус условно ловное е г ра рафи фическо ческое е о б озн означен ачение ие 231

D1, D2 записывается синхронно двоичный код слова по дополнительным входам ускоренной установки триггеров регистра в единичное состояние (S). Записанный в Рг1 код в парафазном параллельном виде с выходов Q01, Q01, Q, QQ , 2, Q2 передается на информационные входы S- и R-триггеров второго регистра (Рг2) путем косой передачи. Косая передача заключается в том, что выходы триггера Т0 Рг1 соединены с входами триггера Т1 Рг2, Т1 Рг1 — с Т2 Рг2, и т.д., т.е. передача с одного параллельного регистра на другой параллельный регистр идет со сдвигом на один разряд старше (вниз или вправо). Прием слова в регистре Рг2 при косой передаче происходит по сигналу ПP Рг Рг2 2 — прием слова в регистр Рг Рг2 2 (шина Е2) со сдвигом на один разряд вниз (вправо). Записанный код слова в регистр Рг2 из регистра Рг1, сдвинутый на один разряд вниз, передается в парафазном параллельном коде с выходов триггера Рг2 на информационные входы S- и R-триггеров регистра Рг1. По сигналу ПP Рг1 — прием слова в регистр Рг1 (прямая передача), по шине Е1, в регистр Рг1 передается сдвинутый на один разряд вниз (вправо) двоичный код слова, который может храниться в Рг1 до следующего сдвига косой и прямой передачи. Таким образом, регистр Рг1 — основной, предназначен для записи, хранения и выдачи двоичных кодов, а регистр Рг2 — вспомогательный, предназначен для временного хранения двоичного кода, сдвинутого на один разряд вниз (вправо). Данный тип регистров находят широкое применение при построении операционных блоков в вычислительных системах. Сдвиговые регистры любого вида могут применяться в качестве арифметического устройства электронно-вычислительных машин, т.к. при сдвиге числа, записанного в регистр на n-разрядов, производят умножение или деление записанного числа наn. 2 Рассмотрим процесс умножения регистром по табл. 7.30, в которой показано состояние триггера каждого разряда после действия сигнала по входу сдвига. В качестве примера процесса функционирования возьмем параллельно-последовательный пятиразрядный сдвигающий регистр со сдвигом вправо, т.е. младший разряд в регистре слева, а старший справа. 232

Таблица 7.30 Таблица истинности (переходов) параллельно-последовательного пятиразрядного сдвигающего регистра со сдвигом вправо при выполнении умножения №№ сигнала сдвига «С»

D

и.с.

0

0

0

0

0

0

0

1

0

0

0

1

0

0

1

0

0

2

0

0

0

1

0

3

0

0

0

0

1

4

0

0

0

0

0

Q 0 Q1 Q 2 Q3

Число в десятичной системе Описание процесса Q4 счисления функционирования из двоичной исходное состояние — 0 (00000) =(0) 0) 10 сброс в нулевое состояние 2=( (0) 10=( =(00000) 00000)2 запись параллельного мате0 (00001) =(1) =( 1) 2 10 матического двоичного кода числа (1)10=( =(00001) 00001)2 первый сдвиг n= n=1 1 при D= D=0, 0, 0 (00010) =(2) 2) 10 2=( умножение на 2n =21=2 второй сдвиг n= n=2 2 при D= D=0, 0, 0 (00100) =(4) 4) 10 n 2 2=( умножение на 2 =2 =4 третий сдвиг n= n=3 3 при D= D=0, 0, 0 (01000) =(8) 8) 10 n 3 2=( умножение на 2 =2 =8 четвертый сдвиг n= n=4 4 при D= D=0, 0, 1 (10000) =(16) 16)10 2=( умножение на 2n =24=16

В табл. 7.30 при записи параллельного математического двоичного кода числа (1)10 10 в двоичной системе счисления видно, что в единичном состоянии находится только триггер нулевого разряда (Q0=1). По сигналу сдвиг вправо (11-й й сигнал сдвига) и при условии, что по входу записи последовательного кода поступает сигнал лог лог.. 0 (D= D=0), 0), единица из нулевого разряда регистра передвигается в первый разряд регистра (Q 1=1), при этом во всех остальных разрядах ноль (Q0=0, Q 2=0, Q 3=0, Q 4=0). Полученное двоичное число (00010) 2 соответствует соответству ет в десятичной системе счисления 10 (2) , что доказывает увеличение ранее записанного числа в 2 раза при сдвиге на один разряд 2n=2 1=2, где n — количество разрядов, на которое сдвинуто слово (число) или количество сдвигов. На втором сигнале сдвига лог лог.. 1 сдвигается во второй разряд2=(Q 1) и двоичное число (00100) 2 равно в десятичной системе (4) 10, что доn=(222=4), т.к. казывает увеличение ранее записанного числа в 4 раза произведен сдвиг на 2 разряда регистра и т.д. На четвертом сигнале сдвига двоичное число (10000) 2 в регистре будет равно десятичному числу (16) 10, т.е. произойдет умножение 233

первоначального числа на 16 (n2=2 4=16). Отсюда можно сделать вывод о том, что каждый очередной сигнал сдвига увеличивает число в 2 раза от предыдущего значения, т.е. происходит умножение на 2 в геометрической прогрессии от первоначально записанного числа. Умножение можно производить только до тех пор, пока лог лог.. 1 хотя бы одного разряда не перейдет в последний (старший) разряд регистра. Дальнейшие сдвиг приведет к потере информации в регистрах, а в кольцевом регистре — к ее искажению. Необходимо помнить, что кольцевой регистр блокирован при нулевом состоянии всех триггеров (00000) 2 и при единичном состоянии всех триггеров (11111) 2. Также не имеет смысла производить умножение для числа, при котором триггер старшего разряда находится в единичном состоянии. В сдвиговом регистре для проведения умножения можно вначале заносить последовательный код числа, а затем производить сдвиги для умножения. В этом случае при записи последовательного кода по информационному входу D подается лог лог..1 или лог лог..0 в соответствии с заданным кодом числа, а сдвиг для умножения осуществляется при D= D=0. 0. Работа регистра при делении возможна при сдвиге влево — от старшего разряда к младшему разряду разряду.. Процесс функционирования регистра при делении рассмотрим на примере последовательного реверсивного пятиразрядного регистра (табл. 7.31) при последовательной записи кодового слова (числа) со сдвигом вправо и умножении со сдвигом влево. По табл. 7.31 видно, что при первом сигнале сдвига влево (6 сигнал сдвига) происходит сдвиг влево каждого значения разряда записанного кода. В резуль результате тате этого, в регистре создается кодовая комбинация (00101)2 двоичного математического кода, которая соответствует ответству ет в десятичной системе счисления числу (10) 10= (00101)2, т.е. произошло деление записанного числа (20) 7-го го 2 на 2. В строке 7сигнала сдвига очередное деление на 2 дает число10=( =(00101) (5) 00101)2. Дальнейший сдвиг для деления не имеет смысла, т.к. в самый младший разряд (Q0) сдвинута единица (лог лог.. 1), которая при следующих сдвигах будет списываться, т.е. теряться. Необходимо отметить то, что регистры могут осуществлять деление только четных чисел, что основывается на правилах математики 234

Таблица 7.31 Таблица истинности (переходов) параллельно-последовательного пятиразрядного сдвигающего регистра со сдвигом влево при выполнении деления Число в деся№№ D D Е1 Е2 тичной системе Описание процесса функсигнала Q Q Q Q Q → ← → ← 0 1 2 3 4 счисления из ционирования сдвига С двоичной исходное состояние — и. с. 0 0 0 0 0 0 0 0 0 (00000) =(0) 0) 10 2=( сброс в 0 запись четвертого разряда (1) 1 1 0 1 0 1 0 0 0 0 — кода (10100)2=( =(20) 20) 10 со сдвигом вправо запись третьего разряда (0) 2 0 0 1 0 0 1 0 0 0 — кода (10100)2=( =(20) 20) 10 со сдвигом вправо запись второго разряда (1) 3 1 0 1 0 1 0 1 0 0 — кода (10100)2=( =(20) 20) 10 со сдвигом вправо запись первого разряда (0) 4 0 0 1 0 0 1 0 1 0 — кода (10100)2=( =(20) 20) 10 со сдвигом вправо запись нулевого разряда (0) кода (10100)2=( =(20) 20) 10 5 0 0 1 0 0 0 1 0 1 (10100) =(20) 20) 10 2=( со сдвигом вправо — код записан полностью первый сдвиг влево при 6 0 0 0 1 0 1 0 1 0 (01010) =(10) =( 10) D=0, 0, деление (20)10 2 10 D= на 2n=2 1=2 второй сдвиг влево 7 0 0 0 1 1 0 1 0 0 (00101) =(5) =( 5) D=0, 0, деление (20)10 2 10 при D= n на 2 =2 2=4

при делении на 2 (четное число), для получения частного от деления без остатка. Операции умножения и деления имеют практическое значение, как при различных видах преобразований двоичных кодов, так и при кодировании двоичных чисел в прямом, обратном, дополнительном и модифицированном кодах. Рассмотренные схемные решения отражают все разновидности регистров. Приведенные примеры синтеза параллельных и последовательных регистров позволяют провести синтез любой из рассмотренных схем, построение которых было рассмотрено без синтеза. 235

При рассмотрении процесса синтеза последовательно-параллельных и параллельно-последовательных регистров необходимо процесс синтеза проводить отдельно для параллельного и последовательного схемотехнического решения регистров. Схемы регистров, рассмотренные без синтезирования, проанализированы с практической стороны их построения и работы, с целью упрощения их изучения, не акцентиру акцентируя я внимания на процессе синтеза. 7.4.1. условное графическое обозначения регистров Условное графическое обозначение (УГО) регистров состоит из графического и буквенного — символическое обозначений. Графическое обозначение имеет вид прямоугольника с рекомендуемым ду емым соотношением сторон 1:2, в котором выделено центральное (основное) поле и боковые (дополнительные) поля. Ширина основного поля в 2 раза больше дополнительного поля. Дополнительные поля разделяются на более мелкие поля, которые называются подполями (рис. 7.98 а). Вверху контура основного поля пишется RG, что означает «регистр», стрелка «→» указывает на регистр со сдвигом вправо (вниз), «→» — влево (вверх), «←» — реверсивный регистр. Внизу контура основного поля указывается номер интегральной схемы и номер схемы в составе интегральной микросхемы, например, D1.2, интегральная схема (модуль D) первая и вторая схема в составе интегральной микросхеме, т.е. аналогично обозначению счетчиков. Внутри дополнительных полей (подполе) записываются буквенные и символические обозначения входов (левое поле) и выходов (правое поле):

а

б

Р ис. 7.98. Ус ловное г рафи рафическо ческое е о бо бозначен значение ие ( У ГО ГО)) рег регист ист ров 236

– R — вход для установки регистра в нулевое состояние (сброс); – R& — входы для установки регистра в нулевое состояние при нескольких входах R; – D — вход для последовательного ввода кодового слова в регистр (при вводе вправо делают отметку D →, при вводе влево — D←; – D 0, D 1 …, DN — входы для параллельного ввода кодового слова в регистр (можно D1, D2); – PE — вход разрешения записи параллельного кода в регистр; – C1 (→, Е1) — тактовый вход разрешения сдвига вправо (вниз); – C2 (←, Е2) — тактовый вход разрешения сдвига влево (вверх); – С — вход подачи сигнала сдвига; – S0, S1, S2, DSR, DSL — дополнительные входы выбора режимов работы регистров (хранение, задержки, считывания и т.д.). – Q 0, Q1 …, QN (1, 2, 4, 8 …) — выходы разрядов регистра (триггера), где при обозначении цифрами указывается весовое сооттношение разрядов. Обозначения входов и выходов, имеющих разное функциональное назначение, располагаются в отдельных подполях, образованных разделением дополнительных полей. На рис. 7.98 б приведено УГО реверсивного 33-разрядного разрядного регистра. В обозначении входов и выходов могут быть знаки — символы, значения которых аналогичны в обозначении триггера, указывающих на сигнал управления — импульс или потенциал, прямой или инверсный способ управления и т.д. Варианты УГО различных схем регистров представлены вместе с функциональными схемами рассматриваемых регистров.

1. 2. 3. 4.

вопросы и задания для самоконтроля Каковы основные понятия о регистрах как устройстве по следовательностного типа? Каковы основные понятия о регистрах как логических устройствах, назначение и применение регистров? Приведите классификацию регистров как логических устройств, по различным признакам. Перечислите качественные показатели — параметры регистров как логических устройств. 237

5. Опишите назначение, принципы построения и алгоритм работы функциональной схемы сдвигающего регистра. 6. Опишите назначение входов регистров и их условное буквенное обозначение. 7. Опишите назначение, принципы построения и алгоритм работы функциональной схемы параллельного регистра. 8. Опишите назначение, принципы построения и алгоритм работы функциональной схемы реверс реверсивно ивного го регистра. 9. Опишите принцип работы функциональной схемы сдвигающего регистра. 10. Нарисуйте условные графические обозначения различных схем регистров. 11. Принцип работы функциональной схемы кольцевого регистра. 12. Опишите структуру таблицы переходов регистра (таблица истинности, таблица состояний) как одну из форм для описания процесса функциони рования регистра. 13. Каковы особенности построения и работы кольцевого регистра?

Глава 8. КОМБИНАЦИОННЫЕ ЦИФРОВЫЕ УСТРОЙСТВА 8.1 8. 1. Общ Общие ие сведен сведения ия Комбинационными цифровыми устройствами (КЦУ), или цифровыми автоматами без памяти, называются логические устройства, логическое значение выходных сигналов которых в некоторый момент времени работы однозначно определяются только совокупностью или комбинацией сигналов, действующих в этот же момент времени на его входах, т.е. значения выходных функции определяются входными логическими функциями в момент их воздействия. Комбинационные цифровые схемы (КЦС) строятся только из логических элементов и не содержат элементов памяти. В соответствии с этим, состояние схемы однозначно определяется комбинацией входных сигналов в данный конкретный момент времени и не зависит от их предыдущего состояния, т.е. такие схемы (устройства) «не помнят» предыстории поступления сигналов на его входы. Таким образом, выходные сигналы таких устройств формируются и сохраняются только в период действия входных и не зависит от того, какие сигналы ранее действовали на этих входах. В этом смысле КС лишены памяти, т.е. отсутствуют элементы памяти, так что сигналы, действующие на входах КС, не сохраняется. Поэтому КС и называют автоматами без памяти или примитивными автоматами, использу используемыми емыми в основном для построения схем простейших узлов и функциональных блоков устройств цифровой обработки информации в цифровой схемотехнике. В таких схемах всякое изменение состояния входных сигналов вызывает соответствующее изменение выходных сигналов с минимальной задержкой, зависящей от быстродействия логических элементов. В общем случае комбинационные схемы содержат несколько входов и несколько выходов. 239

Принцип действия комбинационной логической схемы основан на формировании сигнала на выходе схемы, значение которого зависит от совпадений сигналов на входах. Например, для логического устройства на два входа (рис. 8.1) на выходе формируется сигнал лог лог.. 1 в случаях, когда на обоих входах действует действу ет либо лог лог.. 1, либо лог лог.. 0. Если на одном из входов действует лог.. 1, а на другом — лог лог лог.. 0, то устройство образу образует ет лог лог.. 0. Такое логическое устройство является комбинационным, реализующим функцию, в которой значение выходной функции определяется лишь значениями аргументов в данный момент времени. Простейшими комбинационными цифровыми устройствами является элемент штрих Шеффера (логический элемент И-НЕ) и стрелка Пирса (логический элемент ИЛИ-НЕ). КЦУ применяются для выполнения целого ряда логических и арифметических преобразований: суммирование, умножение и сравнение двоичных чисел, шифрация и дешифрация, муль мультитиплексирование и демуль демультиплексирование, типлексирование, сдвиг двоичной информации (на муль мультиплексорах), типлексорах), преобразование кодов и др. над входными сигналами.

Р ис. 8.1. Стру кт у рн рна ая сх схема ема ко комб мби инацион ионног ного о ус усттрой ойсства и д иа иагг рамма вход ного входног о и вы выход ходн ны х си сигг на нал лов, поясн оясня яюща щая я при рин н цип раб або от ы ус устт ройс ойсттва 240

Правила функционирования КЦУ определяются реализу реализуемыми емыми ими функциями алгебры логики. Существует Существу ет большое разнообразие комбинационных цифровых устройств: шифраторы и дешифраторы, преобразователи кодов, мультиплексоры муль типлексоры и демуль демультиплексоры, типлексоры, сумматоры, цифровые компараторы, перемножители двоичных чисел, схем контроля, арифметическо-логические устройства и другие функциональные узлы. Цифровые устройства комбинационного типа выпу выпускаются скаются в виде интегральных микросхем или входят в состав больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства.

1. 2. 3. 4.

Вопросы и задания для самоконтроля Приведите основные понятия о комбинационных цифровых устройствах (КЦУ), или цифровых автоматами без памяти. Опишите структуру построения и принцип действия комбинационной логической схемы. Каковы основные логические элементы как простейшие комбинационные цифровые устройства? Опишите виды комбинационных цифровых устройств.

8.2. Деши Дешиф фрат раторы оры Рассмотренные операционные узлы (счетчики и регистры) осуществляют свою работу с цифровыми кодами, т.е. двоичными числами. Если вспомнить, что цифровой код — это последовательность значений переменных (ноль и единица), то ясно, что вся информация представляется в двоичной системе счисления и коды отличаются друг от друга только по количеству разрядов (длине). Каждый разряд кода отличается от другого весовым соотношением, что позволяет выразить число в двоичной системе счисления, числом в десятичной системе счисления, т.е. найти его эквивалент (2N =К 10). Дешифратор относится к комбинационным цифровым устройствам, которые являются цифровыми автоматами без памяти, в которых логическое значение выходных сигналов в некоторый момент времени работы определяется только совокупностью или комбинацией сигналов, действующих в этот же момент времени на его входах. 241

Дешифратор называют декодером (от англ. слова dekoder), т.е. устройством, которое производит распознавание (раскодирования, перевод) чисел, представленных в одной из систем счисления, в другую систему счисления. Для преобразования двоичного числа, представленного в виде цифрового кода, в сигнал, соответствующий его эквиваленту в десятичной системе счисления, применяются операционные узлы — дешифраторы. Таким образом, дешифратор в двоичной алгебре логики предназначен для преобразования двоичного кода в управляющий сигнал с напряжением логического уровня, появляющимся на определенном выходе, номер которого равен входному числу в двоичной системе счисления. Наиболее широкое применение дешифраторы имеют в устройствах преобразования кода в любой системе счисления в десятичноэквивалентный сигнал, с помощью которого можно получить информацию в десятичной системе счисления (печать цифр и чисел), а также для вывода информации на печать в виде букв, когда буквы, как и цифры, закодированы. Входы дешифраторов предназначены для подачи двоичных чисел и нумеруются числами, указывающие весовое соотношение разрядов вводимого числа, выходы последовательно нумеруются десятичными числами. При подаче на входы дешифратора двоичного числа появляется сигнал на определенном выходе, номер которого соответствует ветству ет входному числу в десятичной системе счисления. Таким образом, дешифратор широко используется для преобразования двоичных кодов в управляющие сигналы. Дешифраторы классифицируются: – по количеству дешифрирующих сигналов двоичного кода: • неполные дешифраторы, в которых количество дешифрируемых комбинаций двоичного кода меньше возможных вариантов кодовых комбинаций, т.е. меньше n2, где n — количество переменных (аргументов); • полные дешифраторы, в которых количество дешифрируемых комбинаций двоичного кода равно количеству возможных вариантов кодовых комбинаций, т.е. равно n2; – по способу построения: 242

• линейные или матричные дешифраторы — это декодирующие одноступенчатые устройства, в которых число входов равно количеству разрядов входного дешифриру дешифрируемого емого двоичного слова (кода); • прямоугольные дешифраторы, или пирамидальные дешифраторы, в которых процесс преобразования кодового сообщения в управляющий сигнал происходит ступенчато, путем разделения кода на группы, такие дешифраторы еще называют многоступенчатые; – по способу дешифрирующего кодового слова: • синхронные; • асинхронные; – по виду преобразу преобразуемого емого кода: • однофазный дешифратор, имеющий входы для расшифровывания кода, в котором каждый разряд представляет переменную в виде нуля или единицы, т.е. для приема или прямого или инверсного кода; • парафазный дешифратор, имеющий парафазные входы для приема кода, в котором каждый разряд кода представлен и в прямом, и в инверсном виде; т.е. для приема и прямого и инверсного кода одновременно. Рассмотрим построение синхронного, одноступенчатого, линейного, однофазного 22-разрядного разрядного полного дешифратора. Из описания рассматриваемого дешифратора определяем, что является аргументами и функциями, и присваиваем им буквенные обозначения: – два входа для однофазного 22-разрядного разрядного кода — аргументы, которые обозначим х0, х1; – вход синхронизации — аргумент аргумент,, который обозначим С; – четыре выхода — функции для реализации схемы полного дешифратора (22=4), которые обозначим у0, у1, у2, у3. Процесс функционирования дешифратора записываем в таблицу истинности — переходов (табл. 8.1). В соответствии с табл. 8.1 можно записать переключательные функции вида СДНФ, описывающие процесс функционирования по выходам у0, у1, у2, у3: 0 1 ;; уу0 ==С хх

10

0 13;. С хх 1 уу2 ==С хх

С хх 01 243

Таблица 8.1 Таблица истинности (переходов) синхронного, одноступенчатого, линейного, однофазного 22-хх разрядного полного дешифратора С — входсинОписание процесса функционирох0 х1 у0 у1 у2 у3 хронизации вания 0

0

0

0

0

0

0 отсутству отсутствует ет дешифрация кода (00) 2

1

0

0

1

0

0

0 дешифрация кода (00) 2 по выходу у0

0

1

0

0

0

0

0 отсутству отсутствует ет дешифрация кода (01) 2

1

1

0

0

1

0

0 дешифрация кода (01) 2 по выходу у1

0

0

1

0

0

0

0 отсутству отсутствует ет дешифрация кода (10) 2

1

0

1

0

0

1

0 дешифрация кода (10) 2 по выходу у2

0

1

1

0

0

0

0 отсутствует дешифрация кода (11) 2

1

1

1

0

0

0

1 дешифрация кода (11) 2 по выходу у3

На основании переключательных функций для 0у, у1, у2, у3 строим функциональную схему дешифратора рис. 8.2 а. Для этого подходит логический элемент «И». Для получения инверсии сигналов по входам (х0 и х1) к входам дополнительно включены инверторы, что уменьшает нагрузку со стороны дешифратора на его входные цепи. Это особенно характерно при интегральном исполнении схемы дешифратора в одной ИМС. На рис. 8.2 б показано условное графическое обозначение дешифратора, выполненного для функциональной схемы на рис. 8.2 а. Рассматривая переключательные функции, описывающие процесс функционирования дешифратора для0,уу1, у2, у3, можно сделать вывод о том, что дешифратор можно построить на прием парафазного кода. В этом случае в схеме на рис. 8.2 а можно исключить логические элементы D1 и D2 (И-НЕ), с помощью которых производилась инверсия входных сигналов кода. В этом случае условное графическое обозначение аналогичного дешифратора парафазного кода приведено на рис. 8.2 в. Линейные дешифраторы могут быть построены на логических элементах ИЛИ и НЕ, т.е. в базисе ИЛИ-НЕ. Переключательные функции, описывающие процесс функционирования такого дешифратора, можно получить из функций для дешифратора на логических элементах И-НЕ (см. рис. 8.2 а). Для этого к функциям0у, у1, 244

а

б

в

Ри с. 8. Рис 8.2 2. Синхро нный лине йный 2- разр азрядный ядный по полный лный де деши шифр фрато атор р: а — фу фун н к цион циона а л ьн ьна а я с хема; б — ус условное ловное г ра рафи фиче ческое ское об обозн означен ачение ие одноф од нофа а зног зного о ( У ГО ГО)) деш дешифра ифрато тора; ра; в — У ГО па параф рафа а зног зного о деш дешиф ифрат ратор ора а

у2, у3 необходимо применить правило двойного отрицания и закон двойственности, и в резуль результате тате преобразования функций И-НЕ получим функции ИЛИ-НЕ для у 0, у1, у2, у3:

ССС уу0 === хх01 ==С хх0

хх01 1

С хх 0 1=

∨∨хх01 ∨ С

= С∨ хх ; 01∨

хх01∨

0 = С∨∨хх

1

=

.

1

Условное графическое обозначение дешифратора на логических 0 0 1= 01 1; СС ∨ хх ∨ = С∨∨ хх = уу хх 2 ==С хх 0 элементах ИЛИ и1 НЕ не отличается от дешифратора на3 логических элементах=== ИС хх и 01НЕ. Отличительной особенностью является только 01 С хх С∨∨ хх . 01 наличие элемента ИЛИ-НЕ в место элемента И на выходе, а функциональные выходы 0у, у1, у2, у3 имеют истинное значение при выполнении переключательных функций при указанных значениях аргументов х0 и х1. В прямоугольных дешифраторах осуществляется ступенчатая дешифрация, поэтому их еще называют ступенчатыми (каскадами). В таких дешифраторах входное слово (входной код) разбивается на группы разрядов, и каждая группа вначале дешифру дешифруется ется матричным (линейными) дешифратором. На второй ступени дешифратора, которая может быть конечной или промежуточной, образу образуется ется соединение функций первой ступени, использу используя я их в качестве аргу245

ментов для второй ступени. Аргументы второй ступени так же, как и в первой ступени, могут быть поделены на группы и дешифрироваться линейными дешифраторами второй ступени и т.д. Рассмотрим, например, принцип построения двухступенчатого прямоугольного асинхронного однофазного 44-разрядного разрядного полного дешифратора. Из описания дешифратора определяем, что является аргументами и функциями и присваиваем им буквенные обозначения: −– четыре информационных входа для однофазного 44-разрядного разрядного кода — аргументы, которые обозначим0х, х1, х2, х3; −– шестнадцать выходов — функции для реализации схемы полного 4 дешифратора (2 =16), которые обозначим у0, у1, у2,… у15. Разобьем входные переменные0,хх1, х2, х3 на две группы по две переменных в каждой: х0, х1 и х2, х3. Примечание: Разбивать на группы можно с разным количеством аргументов в группах. Каждую группу переменных использу используем ем в качестве входных переменных отдельного линейного дешифратора на четыре входа, как показано на схеме рис. 8.3 а. Выходные переменные линейных дешифраторов первой ступени описываются переключательными функциями: //

/

;; уу ух 0 == 01хх 0 //

23

/

//

хх 10==

1 ;;уу хх 12

/

// 32

0 12; у == ;; = хх =хх 2 33уу

хх 01

= хх

/

х3 =2 .

3

Выходные переменные 0у, у1, у2, … у15 второй ступени прямоугольного дешифратора можно представить логическими функциями, использу используя я в них в качестве аргументов выходные переменные // // // // / / / / и у01 линейных дешифраторов первых сту, 23, , ууу, 23, у01, ууу пеней:

ух00==уу/

// 0

хх 23х ;

01

/

//

хх 12хх 3;

уу22== у 0

/

//

хх0 1 хх2 3;

/

//

23 ; хх 1 хх

/

//

/

//

хх01 хх 2 3; хх х1хх х2 3;

уу11== у 00 уу33== у 00 уу40== у1

уу51== у10 246 /

//

уу15 == 33у

хх01 хх2 3.

ух00==уу

// 0

/

//

/

хх 23х ; б / // уу11== у 00 хх 12хх 3; а / // 3; уу22== у0 хх0 1 хх2ас Рисс. 8.3. Дв Ри Двухступ ухступ енча нчатый тый прям прямоуголь оуголь ный асин ин хро хронный нный од одн ноф офазный азный / // 4-разр 4разр ядный полный дешиф де шифрат ратор ор: : а — фун фу н к ц ионал иона л ьна ьн а я схема; схема ; 23 ; уу33== у00 хх 1 хх б — ус условное ловное г рафи рафиче ческое ское об обозн втор орой ой с т у пени деш дешифра ифрато тора ра / означение / / ачение вт уу40== у1 хх01 хх2 3; / // 1 х2 3; уу51== у10 хх х хх 01

уу15 == 33у хх01 хх2 3. Эти логические функции выполняются во второй ступени матричного дешифратора, на основе двухвходовых элементов. На рис. 8.3 б показано условное обозначение матричного дешиф ратора, где помечены десятичными числами две группы входов 247

Р ис. 8.4. Ф у н к ц ион иона а л ь на ная я ст стр р у к т у ра п ря рямоу моугг о л ьног ьного о по пол л ного деш дешифр ифрат атора ора

второй ступени для подключения предварительной первой ступени дешифратора. На рис. 8.4 представлена структура прямоугольного дешифратора. Прямоугольные дешифраторы могут быть построены с числом ступеней больше, чем две. Применение прямоугольного дешифратора (многоступенчатого) может оказаться более выгодным, чем линейного дешифратора, в тех случаях, когда велико число входов и нежелательно использовать требующиеся для построения линейного дешифратора логические элементы с большим числом входов. Однако прохождение сигналов последовательно через несколько ступеней приводит в прямоугольном дешифраторе к большой задержки распространения сигнала, т.е. снижает быстродействие схемы. Пирамидальные схемы дешифраторов являются разновидностью прямоугольных дешифраторов, но в настоящее время практически не используются, т.к. они строятся только на двухвходовых логических элементах, что по сравнению с прямоугольными дешифраторами требу требует ет еще большего применения последовательно соединенных логических элементов, что также снижает еще больше быстродействие схемы. вопросы и задания для самоконтроля 1. Приведите основные понятия о дешифраторах как логических устройствах, назначение и применение дешифраторов. 248

2. Приведите классификацию дешифраторов как логических устройств, по различным признакам. 3. Опишите назначение, построение и алгоритм работы функциональной схемы линейного дешифратора. 4. Нарисуйте условные графические обозначения для линейных дешифраторов. 5. Перечислите признаки классификации дешифраторов. 6. Каковы особенности построения полных и неполных дешифраторов? 7. Каковы особенности построения и работы матричного дешифратора?

8.3. 8. 3. Шифр ифрат аторы оры Шифратором называется устройство, обратное дешифратору по функции выполняемого преобразования. Таким образом, шифраторы, или кодер (от английского coder), — операционный узел, преобразующий унитарный код в некоторый позиционный код. В качестве унитарного кода используются десятичные числа. В этом случае десятичное число представляется как сигнал на входе шифратора в виде высокого или низкого уровня (лог лог.. 1 или лог лог.. 0), а на выходе шифратора получается двоичный позиционный код. Такой шифратор называется двоичным. В резуль результате тате этого шифраторы переводят сигнал, поданный только на один вход, в выходной параллельный двоичный код, который получают на выходах шифратора. Шифратор, также как и дешифратор, является комбинационным цифровым устройствам — цифровым автоматом без памяти. Шифратор имеет «m» входов и «n» выходов, связанных соотношением m= m=2 2n. Из этого следу следует ет,, что для m-количества входов шифратор должен создавать n-разрядный код на выходе. Например, восьмивходовому шифратор (m= m=8) 8) соответству соответствует ет трехразрядный позиционный двоичный на выходе. Шифратор широко применяются в различных цифровых системах, как устройство ввода информации. Такие устройства могут снабжаться клавиатурой, каждая клавиша которой связана с определенным входом шифратора. При нажатии выбранной клавиши на клавиатуре на соответствующий вход шифратора подается сигнал 249

высокого или низкого уровня, от действия которого на его выходах снимается двоичный код, соответствующий присвоенному коду для данной клавиши, например, для клавиши с цифрой «5» двоичный эквивалент кода в двоичной системе счисления равен 10 (5)= (00101)2. Шифраторы классифицируются по следующим признакам: −– по виду двоичного кода на выходе: • двоичные шифраторы, в которых на выходе код в двоичной системе счисления 8-4-2-1 соответству соответствует ет номеру входа в десятичной системе счисления; • двоично-десятичные шифраторы, в которых на выходе двоично-десятичный код 8-4-2-1 (в виде тетрад); На выходах шифратора коды могут быть как в прямом, так и в инверсном виде — коде. −– по способу функционирования: • простые шифраторы, в которых не преду предусматривается сматривается принцип запрета на одновременное действие по двум и более сигналам на входах; в таких шифраторах при одновременном действии двух и более входных сигналов происходит сбой в работе шифратора, т.е. ошибка; • приоритетные шифраторы, в которых исключена вероятность ошибки при одновременном действии более одного входного сигнала; −– по количеству шифру шифруемых емых сигналов: • неполные шифраторы, в которых количество входных сигналов меньше возможного количества вариантов кодовых комбинаций на входе (m≠2n); • полные шифраторы, в которых количество входов равно n количеству возможных вариантов кодов на выходах (m= m=2 ). 2 Рассмотрим принцип построения простого шифратора 88-входовходового шифратора двоичного кода. Для 88-входового входового шифратора (m=8) n по формуле m=2 определяем разрядность выходного кода n=3. Для описания процесса функционирования обозначим входы 0а , а1, а2, ....а7, а выходы b0, b1, b2 и заполним табл. 8.2, с описанием всех вариантов функционирования шифратора. В соответствии с табл. 8.2 записываем переключательные функции вида ДНФ, описывающие процесс функционирования шифратора по выходам 0b, b1 и b2: b0=а 1∨а3∨а5∨а7; b1=а 2∨а3∨а6∨а7; 250

Таблица 8.2 Таблица истинности (переходов) простого 88-ми ми входового шифратора двоичного кода а0 а1

а2 а3 а4 а5 а6 а7

Код 8-4-2-1 Описание процесса b0 b1 b2 функционирования

1

0

0

0

0

0

0

0

0

0

0 шифрование числа «0»

0

1

0

0

0

0

0

0

1

0

0 шифрование числа «1»

0

0

1

0

0

0

0

0

0

1

0 шифрование числа «2»

0

0

0

1

0

0

0

0

1

1

0 шифрование числа «3»

0

0

0

0

1

0

0

0

0

0

1 шифрование числа «4»

0

0

0

0

0

1

0

0

1

0

1 шифрование числа «5»

0

0

0

0

0

0

1

0

0

1

1 шифрование числа «6»

0

0

0

0

0

0

0

1

1

1

1 шифрование числа «7»

b2=а 4∨а5∨а6∨а7. Аналогично можно записать и переключательные функции вида КНФ. На рис. 8.5 приведена функциональная схема шифратора на 8 входов, реализованная на основе функций вида ДНФ и условное графическое обозначение данного шифратора. Для реализации функции вида ДНФ используются логические элементы ИЛИ. Функциональная схема шифратора в базисе ИЛИ-НЕ может быть построена по функциям, полученным при преобразовании функции вида ДНФ через инверсию.

а

б

Р ис. 8.5. Шифрат Шиф ратор ор на во восс емь вход входов: ов: а — фу фун н к ц иона ионал л ьн ьная ая схема схема;; б — условно условное е г ра рафи фическо ческое е о бозн бозначени ачение е 251

а

б

Р ис. 8.6. Ш иф ифрат ратор ор н а в ос осем емь ь входо входов в с и н ве версн рсны ы м и вы выхо хода дам м и: а — фу фун н к ц иона л ьна ьная я схема схема;; б — ус условное ловное г ра рафи фическо ческое е о бо бозначен значение ие

b0 = а13∨∨∨ ааа

12 = 236 ;; bа ∨ аа∨∨ аb = аа∨ 56 ∨∨ аа .7 74 В базисе ИЛИ-НЕ шифратор имеет инверсные выходы рис. 8.6, т.е. снимается инверсный код. При необходимости выполнения шифратора на логическом элементе И-НЕ следу следует ет воспользоваться способом перехода из функции ДНФ в базис И-НЕ, т.е. тождеством двойного отрицания, тогда функция вида ДНФ будет иметь вид: 57

∨∨∨ аа b0 = аа 13 57

= аа ∨∨∨ аа 13 57

∨ аа∨∨67 аа=

bа 1 =

23

bа 2 =

45

∨ аа∨∨67 аа=

2

∨ ∨∨ аа 36

13∧∧∧ аа 57 = аа

∨аа 7 =

23

∨ аа∨∨67 аа=

45

45

∧∧ аа

67

;

∧ а;

67∧ а . ∧ аа∧ 67

В схеме шифратора, построенного на основе функций в базисе И-НЕ, входные сигналы управления должны подаваться в инверсном виде, т.е. в виде лог лог.. 0, а с выходов шифратора снимается в прямой код. Схема шифратора на логических элементах И-НЕ приведена на рис. 8.7. Аналогично могут быть построены простые шифраторы, выполняющие преобразование десятичных чисел в двоичное представление с использованием любого двоичного кода, в том числе двоичнодесятичного кода. Условное графическое обозначение дешифраторов и шифраторов, приведенные совместно с функциональными схемами, так же, как и ранее рассмотренные цифровые устройства, состоят из графи252

а

б

Р ис. 8.7 8.7.. Шиф Шифрат ратор ор на во восс ем емь ь вхо входов дов в ба базис зисе е И-НЕ с и н ве версн рсны ы м и в хода ходам м и: а — фу фун н к цион циона а л ьна ьная я схема; б — условно условное е г ра рафи фическо ческое е о бозн бозначени ачение е

ческого и символического обозначения. Графическое обозначение дешифратора и шифратора аналогично обозначению ранее рассмотренных операционных узлов — счетчики, регистры. Символическое обозначение входов дешифратора и выходов шифратора обозначает весовое соотношение разрядов цифрового двоичного кода (1, 2, 4, 8 … и т.д.). Символическое обозначение выходов дешифраторов и входов шифраторов обозначает число в десятичной системе счисления (0, 1, 2, 3, 4 … и т.д.). Дешифратор обозначается буквами DC, а шифраторы — CD в центральном поле графического обозначения операционного узла.

1. 2. 3. 4. 5. 6.

вопросы и задания для самоконтроля Приведите основные понятия о шифраторах как логических устройствах, назначение и применение шифраторов. Приведите классификацию шифраторов как логических устройств, по различным признакам. Каковы назначение, построение и алгоритм работы функциональной схемы линейного шифратора? Нарисуйте условные графические обозначения для линейных шифраторов. Перечислите признаки классификации шифраторов. Каковы особенности построения полных и неполных, двоичных и дво ично-десятичных шифраторов? 253

8.4. Пре Преобра образо зовате вател ли кодов В цифровых устройствах часто возникает необходимость преобразования не только унитарного кода в позиционный код с естественным представлением десятичных чисел в двоичной системе, но и преобразование кодовой информации из одного вида двоичного кода в другой. Для этих целей служат специальные цифровые устройства — преобразователи кодов. Преобразователи кодов подразделяются по видам преобразующих кодов: −– преобразователи двоичного позиционного кода в специальные двоичные коды (прямой, обратный, дополнительный и модифицированный) и преобразователи машинных кодов одного вида в машинные коды другого вида; −– преобразователи двоично-десятичного кода в двоично-десятичный код другого вида (коды 8421, 7421, 2 из 5, 2421, с избытком 3, с избытком 6, 3а+2 ); −– преобразователи кодов для цифровой индикации. Таким образом, преобразователь кода — это операционный узел (устройство), осуществляющее логическое преобразование двоичного кода одного вида в двоичный код другого вида, удобный для дальнейшего выполнения с ним математическо-логических операций. При построении алгоритма работы преобразователей кодов можно использовать два метода: −– метод, основанный на преобразовании исходного двоичного кода в десятичный с последующим преобразованием десятичного кода (унитарного числа) в требуемый двоичный код; −– метод, основанный на использовании логического устройства комбинационного типа с непосредственной реализацией данного преобразования (код одного вида в код другого вида). Первый метод структурно реализу реализуется ется соединением дешифратора и шифратора и удобен только в тех случаях, когда имеются стандартные дешифраторы и шифраторы в интегральном исполнении для приема и получения необходимых кодов. Рассмотрим подробнее второй метод на конкретных примерах построения преобразователей двоичных кодов. 254

Преобразователи двоичного позиционного числа в специальные двоичные машинные коды и машинных кодов одного вида в другой вид. Существу Существует ет несколько разновидностей преобразователей кодов данного вида: −– преобразователи позиционного двоичного числа в прямой код; −– преобразователи позиционного двоичного числа в обратный код; −– преобразователи позиционного двоичного числа в дополнительный код; −– преобразователи позиционного двоичного числа в модифицированный код; −– преобразователи прямого двоичного кода в обратный код; −– преобразователи прямого двоичного кода в дополнительный код; −– преобразователи прямого двоичного кода в модифицированный код. Построение преобразователей кодов, как и любого логического устройства, основано на описании процесса функционирования заданного в одной из форм записи (словесной, табличной, переключательной функцией). Закон функционирования i-разрядного преобразователя позиционного двоичного числа в прямой код задан переключательными функциями имеющими вид: для положительных чисел i= у х i е=0; для отрицательных чиселi у=х i е=1, где уi — выходной прямой код числа i;х хi — i-разрядное позиционное число; е — знаковый разряд числа в дополнительном старшем разряде (е=1 — отрицательное число, ē=0 — положительное число). Из переключательных функций видно, что прямой код (iу) положительного и отрицательного числа равен заданному позиционному числу хi в двоичной системе счисления, к которому в знаковом разряде (дополнительном старшем разряде) добавляется ноль (ē=0) для положительного числа и единица (е=1) для отрицательного числа. Таким образом, перед старшим числовым разрядом положительного позиционного числа записывактся ноль (i = у ēхi), или единица перед старшим разрядом отрицательного позиционного числа (уi=ехi). 255

Например: десятичные дроби целые числа [х]= +0,1101= [х ПР ]=ēх=0,1101; [х]= +1101= [х ПР ]=ēх =01101; [х]= ‒0,1101= [хПР ]=ех=1,1101; [х]= ‒1101= [хПР ]=ех =11101. Закон функционирования i-разрядного преобразователя позиционного двоичного числа в обратный код задан переключательными функциями, имеющими вид: для положительных чисел i= у х i е=0; == i е 1 . для отрицательных чиселуx i Из переключательных функций видно, что обратный код (i )у положительного числа равен заданному позиционному числуi вх двоичной системе счисления, к которому в знаковом разряде (дополнительном старшем разряде) добавляется ноль е =(0). Для того чтобы записать отрицательное число в обратном коде, необходимо в знаковом разряде записать единицу (е=1), а в числовых разрядах нули заменить единицами, а единицы — нулями, т.е. записать инверсное значение заданного позиционного числа в числовых разрядах. Например: десятичные дроби целые числа. [х]= +0,1101= [х ОБР]=ēх= 0,1101; [х]= +1101= [х ОБР]= ēх =01101; [х]= ‒0,1101= [хОБР]=е х =1,0010; [х]= ‒1101= [хОБР]= ех =10010. Закон функционирования i-разрядного преобразователя позиционного двоичного числа в дополнительный код задан переключательными функциями, имеющими вид: для положительных чисел i= у х i е=0; для отрицательных чиселi у=D i е=1, где Di — дополнение по модулю 2, равное дополнению доi, 2 определяемое равенством iD = х 01∨∨ ... хi − 1 ⊕ xn, в котором хх 2 ∨∨ ( х 01∨∨ ... хi − 1 ) — инверсное значение позиционного числа x хх 2 ∨∨ (x0∨x1∨x2∨...∨xi-1 ), т.е. х = xОБР , а хn — число, добавляемое к инверсному значению позиционного числа, разряд, в который добавляется единица, определяется как nх=2 i для целых чисел и nх=2 i‒k для дробных чисел, где i — цифра 0; k — количество цифр в дробной части исходного числа, т.е. добавка в виде единицы осуществляется в младший разряд. 256

) является функцией Таким образом, дополнение по модулю 2(iD неоднозначности двух аргументов — инверсного значения позиционного двоичного числа (х) и значения добавляемого числаn). (х Например: десятичные дроби [х]= +0,1101; ДОП [х ]=ēх= 0,1101; [х]= ‒0,1101;ДОП [х ]=еD i =1,0011; целые числа [х]= +1101; ДОП [х ]= ēх =0,1101; [х]= ‒1101;ДОП [х ]= D i х = хОБР +20= = 10010+1=10011. Таким образом, можно сделать вывод о том, что дополнительный код (уi ) положительного числа равен заданному позиционному числу хi в двоичной системе счисления, к которому в знаковом разряде (дополнительном старшем разряде) добавляется ноль ( т.е. е =0), дополнительный код положительного числа полностью совпадает с изображением числа в прямом коде. Для того чтобы записать отрицательное число в дополнительном коде, необходимо в знаковом разряде записать единицу (е=1), а в числовых разрядах нули заменить единицами, а единицы — нулями, т.е. записать инверсное значение заданного позиционного числа в числовых разрядах и к полученному резуль результату тату прибавить единицу к младшему разряду разряду.. Законы функционирования преобразователей позиционного двоичного числа в модифицированные коды — прямой, обратный и дополнительный, отличаются от законов функционирования преобразователей немодифицированных кодов только удвоением значений знаковых разрядов (е1е0). Знак «+» в этих кодах кодиру кодируется ется двумя нулевыми знаковыми разрядами (ē (е 1ē0), а знак «‒» двумя единичными разрядами1е 0). Например: десятичные дроби ]=00,1101=[ 00,1101=[ x ] =00,1101; [х]= +0,1101= [ x ]= 00,1101=[ x ]= ]=11,0010=[ 11,0010=[ x ] =11,0011; [х]= ‒0,1101= [ x ]= 11,1101=[ x ]= целые числа ]=001101=[ 001101=[ x ] =001101; [х]= +1101= [ x ]= 001101=[ x ]= ]=110010=[ 110010=[ x ] =110011. [х]= ‒1101= [ x ]= 111101=[ x ]= Закон функционирования любого i-разрядного преобразователя прямого кода в обратный задан переключательной функцией, имеющей вид: уx ∨ i е, еx ii = М

М

М

ПР

ОБР

ДОП

М

М

М

ПР

ОБР

ДОП

М

М

М

ПР

ОБР

ДОП

М

М

М

ПР

ОБР

ДОП

257

где уi — выходной обратный код i-разрядного числа;i x— входное i-разрядное двоичное позиционное число в прямом коде i(x— истинное значение; xi — инверсное значение от исходного числа; е — знак числа (е — отрицательное, отмечается единицей; ē — положительное, отмечается нулем)). Из переключательных функций видно, что обратный код (i )у положительного числа (ē=0) равен заданному прямому кодуi ()xчисла в двоичной системе счисления, а для отрицательного числа — инверсному значению заданного прямого кода x(i ) в двоичной системе счисления, к которым в дополнительном старшем разряде (знаковом) добавляется ноль (ē=0) для положительного числа и единица (е=1) для отрицательного числа. Таким образом, переключательные функции для обратного кода положительного и отрицательного числа имеют вид, соответственно, = i е и уx уx i е. i = i Например: десятичные дроби х= +0,1101; хПР =0,1101; хОБР=0,1101; х= –0,1101; хПР =1,1101; хОБР=1,0010; целые числа х= +1101; хПР =01101; хОБР=01101; х= –1101; хПР =11101; хОБР=10010. Закон функции функционирования любого i-разряда преобразователя прямого кода в дополнительный код задан переключательной функцией, имеющей вид: уx ∨ е, ii = i еD где Di — дополнение по модулю 2, равное дополнению доi, 2 определяемое равенством i= D хх 01∨∨ 21 ∨∨ ... i− ⊕ xn, в котором хх ( хх01∨∨ хх 21 ∨∨ ... i − ) — инверсное значение позиционного числа x но(x0∨x1∨x2∨...∨xi-1), т.е. хx= ОБР , а хn — число, добавляемое к инверс му значению позиционного числа, разряд в который добавляется единица определяется как nх=2 i для целых чисел и nх=2 i-k для дробных чисел, где i — цифра 0; k — количество цифр в дробной части исходного числа, т.е. добавка в виде единицы осуществляется в младший разряд. Решая функцию дополнения (Di), можно сделать вывод о том, что дополнение (Di) — это инверсное значение прямого кода в сумме с единицей в младшем числовом разряде. Из переключательной функции видно что дополнительный код (уi) положительного числа (ē=0) равен заданному прямому кодуi х 258

(позиционному числу х) в двоичной системе счисления и нулю в дополнительном старшем разряде i(=ух iе), или для отрицательного числа (е=1) обратный код (уi) равен дополнению Di и единице в (дополнительном старшем разряде) знаковом разряде (е=1) D i е. i= у Например: десятичные дроби х= +0,1101; хПР =0,1101; хДОП =0,1101; х= –0,1101; хПР =1,1101; хДОП =1,0011; целые числа х= +1101; хПР =01101; хДОП =00011; х= –1101; хПР =11101; хДОП =10011. Закон функционирования любого i-го разрядного преобразователя прямого кода в модифицированный обратный или дополнительный коды задан переключательными функциями, которые имеют вид аналогичный рассмотренным функциям для немодифицированных кодов. Таким образом, модифицированный обратный и дополнительный коды чисел определются по таким же формулам, как и для немодифицированных кодов, но с той лишь разницей, что знак числа (е) состоит из двух разрядов: плюс (положительное число) изображается двумя нулями, а минус (отрицательное число) — двумя единицами. Применение различных видов машинных кодов позволяет заменить операции вычитания операцией сложения чисел с целью упрощения схемных решений логических устройств ЭВМ. Рассмотрим построение 33-разрядного разрядного преобразователя прямого кода в обратный, закон функционирования которого представлен переключательной функцией, имеющей вид: 01 yy01 ye20= () xx 12xe∨ () хх х2 .

В таблице истинности (переходов) табл. 8.3 представлены все возможные варианты функционирования рассматриваемого преобразователя. В соответствии с таблицей истинности (см. табл. 8.3) составляем функцию вида СДНФ для у0 у1 у2: 12 ∨∨∨ еx01 xх 2 у 00СДНФ = еx хх 1 2 ∨ех 0 xх ех хx 1 20∨∨

уе 1 СДНФ =

еx 0 1хx20

01 еx 1xx2 ∨∨ ех хх2

ех0 12 xx ;

0 1 х 2 ∨ еx01 xх 2 20 0∨∨ еx хx xх 12

еx01 xx2 ∨∨ ех01 хх2

12 ∨ ех01 хx 2 ∨ = ∨ех0 xх ∨ ех01xx 2;

уе 2 СДНФ =

01 xх хе 20∨∨∨xx 1 хе 2

12 ∨∨ = ∨ех0 xх ех0 хx 1 2

xх xе

0 12

ех01 xx2 .

∨ xx 2 xе

01

0

1 12 2х ∨ хх

259

Таблица 8.3 Таблица истинности (переходов) 33-хх разрядного преобразователя прямого кода в обратный код Прямой код

Знак числа

Обратный код

Описание процесса функционирования

х0

х1

х2

е

у0

у1

0 1 0 1 0 1 0

0 0 1 1 0 0 1

0 0 0 0 1 1 1

0 0 0 0 0 0 0

0 1 0 1 0 1 0

0 0 1 1 0 0 1

0 0 0 0 Обратный код положительного числа 1 равен прямому коду двоичного числа 1 1

1 0

1 0

1 0

0 1

1 1

1 1

1 1

1

0

0

1

0

1

1

0

1

0

1

1

0

1

1

1

0

1

0

0

0

0

1

1

1

1

1 Обратный код отрицательного числа 0 равен обратному коду двоичного числа

1

0

1

1

0

1

0

0

1

1

1

1

0

0

1

1

1

1

0

0

0

0 уе1 СДНФ = xх

1

у2

х2 ∨ еx01 xх 2200∨∨еx хx 12

еx01 xx2 ∨∨ех01 хх2

12 ∨ех0 xх ∨ ех01 хx 2 ∨ ∨ ех01xx 2;

уе 2 СДНФ =

01 xх хе 20∨∨∨xx 1 хе 2 12 ∨ех0 xх ∨∨ ех0 хx 1 2

xх xе

0 12

∨ xx 2 xе

01

0

112 2х ∨ хх

ех01 xx2 .

Минимизируем функции СДНФ для у 0, у1 и у2 методом карт КарМинимизируем но (рис. 8.8) для определения функций вида ДНФ для0,уу1 и у2 с минимально возможными функциональными взаимосвязями между аргументами х0, х1, х2 и е. В резуль результате тате минимизации получаем функции вида ДНФ для0,у у1 и у2: . ∨ 0 е; уx ∨ i е; у2 ДНФ = xе уx 0 ДНФ = 0 еx 2 ∨ xе 1 ДН ДНФ Ф = i еx 21 260

Р ис. 8.8. М и ни ним м и зи зиру рующ ющие ие к ар артт ы К а рно д л я 3 -ра разз ря ряд д ног ного о п ре реоб обра разз ова овате тел ля п ря рямог мого о ко кода да в о бра братт ны ный й код

Для реализации функциональных зависимостей для0,уу1 и у2 в базисе И-НЕ проводим преобразование полученных функций вида результате тате которых получаем функции: ДНФ для у0, у1 и у2, в резуль ∨∨ уе xе 0 ДНФ ===xе 0 0 ∨∨ у1 ДНФ === еx еx1 1

xе

xе

0

0

еx 1

еx 1

0xе ∧ 0=xу 1 ∧ еx

= еx 1

;

0 ИН Е

у ;

1 ИН Е

∧ еx = еx2 еx еx у Е. 2 ИН 22 2 По функциям для у0, у1 и у 2 в базисе И-НЕ строим функциональную схему 33-разрядного разрядного преобразователя прямого кода в обратный код, выполненную на элементах И-НЕ, которая приведена на рис. 8.9. Анализ работы схемы преобразователя прямого кода в обратный показывает,, что при значении в знаковом разряде (e) равном нулю показывает (для прямого кода положительного числа e=0) на выходах преобразователя формиру формируется ется обратный код, равный прямому коду коду.. Если на входе «e» единица, что соответству соответствует ет наличию единицы в знаковом разряде прямого кода, т.е. указывает что преобразуется прямой код отрицательного числа, на выходах преобразователя формиру формируетется обратный код, что соответству соответствует ет инверсному значению прямого кода на входе преобразователя. Убедиться в правильности представленного анализа работы схемы преобразователя можно на примере подачи определенного кода на входы x0, x1, x 2 и вход e, указывающий знак числа в коде, и рассматривая проход сигналов по логическим элементам на выходы 0, у у1 и у2, проверить уровни сигналов на этих выходах. у2 ДНФ === еx∨∨ еx2 2

261

а

б

Р ис. 8.9 8.9.. Пре Прео о бр бра а з ов оват ател ель ь 3 -ра разз ря ряд д ног ного о п ря рямог мого о код кода а в о бр брат атн н ы й код код:: а — фу фун н к цион циона а ль льна ная я схема схема;; б — условно условное е г рафи рафич ч еско еское е о бо бозначен значение ие

Необходимо также отметить и то, что рассмотренная схема преобразователя прямого кода в обратный формирует только обратный код в зависимости от знакового разряда в прямом коде, но не формирует миру ет знаковый разряд в выходном обратном коде. Рассмотрим построение 33-разрядного разрядного преобразователя позиционного целого двоичного числа в дополнительный код, закон функционирования которого представлен переключательными функциями, имеющих вид: 0 (хх∨ 12∨∨хe)( уу01 уe20= xx x2 )⊕2 , 01 ∨∨ в котором на выходе вместе с дополнительным кодом формиру формируетется и знаковый разряд, указывающий на знак позиционного числа в двоичном исчислении. В таблице истинности (табл. 8.4) представлены все возможные варианты функционирования рассматриваемого преобразователя 262

Таблица 8.4 Таблица истинности (переходов) 33-хх разрядного преобразователя позиционного целого двоичного числа в дополнительный код Знак позиционного числа (П)

Прямой код

Дополнительный код

Описание процесса Знак функционирования числа Разряды кода

(плюс) (минус) х0 х1 х2

E

у0

у1

у2

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

1

0

0

0

1

0

1

1

0

0

1

1

0

0

0

1

0

0

0

0

1

0

1

0

1

0

0 преобразование положительного позиционного 0 числа в дополнительный 1 код 1

0

0

1

1

0

0

1

1

0

1

1

1

0

1

1

1

1

0

0

0

×

×

×

1

1

0

0

1

1

1

1

1

0

1

0

1

0

1

1

1

1

1

0

1

1

0

1

0

0

1

1

0

0

1

1

0

1

1

1

1

1 преобразование отрицательного позиционного 1 числа в дополнительный 0 код

1

0

1

1

1

0

1

0

1

1

1

1

1

1

0

0

нуль × отрицательный не преобразовывается

с учетом необходимости формирования знакового разряда в выходном коде в зависимости от знакового разряда во входном прямом коде позиционного числа в двоичной системе счисления. В соответствии с таблицей истинности (см. табл. 8.4) записываем функции вида СДНФ для функций е, у0, у1 и у2: еП СДНФ = ∨∨ Пx 00хх12

∨ xх00 12хП

xх 12хП∨∨ xх 00 12хП

xх 12хП∨∨ xх 0 12х

Пx ххх 1х 12 2 ;

уП 0 СДНФ =

xх0 12хП∨∨∨ xх00012хП

∨∨ Пx 0 хх 12

П xxхх00 12хП∨ xх 12х ;

xх 12хП

xх 12хП∨∨ xх 0 12х

263

уП 1 СДНФ =

xх00 12хП∨∨∨ xх 12хП

∨∨ Пx 0 хх12

Пxxхх00 12хП∨ xх 12х ;

уП 2 СДНФ =

∨∨∨xх 12хП xх00 12хП

∨∨ Пx 0хх12

П xxх х 12хП∨ xх 12х . 00

xх00 12хП

xх 12хП∨∨ xх0 12х

xх00 12хП

xх 12хП∨∨ xх 0 12х

Минимизируем функции СДНФ для е, у0, у1 и у2 методом карт Минимизируем Карно (см. рис. 8.10) и определяем функции вида ДНФ для0,уу1, у2 и е с минимально возможными функциональными взаимосвязями между аргументами 0х, х1, х2 и П. В резуль результате тате минимизации функции вида ДНФ для е,0,у у1 и у2 имеют вид: ; ∨∨ уx xх Пx х1 ; 0 у1 ДНФ = Пх 11 00 0 ДНФ = ; ∨∨ уx Пx хП xх 12 ∨ Пх 22 01хх 0 2 2 ДНФ = хП х. еП xП 12∨ 0∨ ДНФ =

Р ис. 8. 8.1 10. М и н им имиз изир ируу ющ ющие ие к ар артт ы К а рно д л я 33-р р аз азря ряд д ног ного о преобразовател я прямого ко кода да в доп дополни олни тельны й ко код д 264

Для реализации полученных функций в базисе И-НЕ представляем их в следующем виде путем преобразования: еП xП xП∨ xП ДНФ = 01∨ 20 = xП∨∨ xП 12 = еИНЕ ; у0 ДНФ ==== xxx у0 ИНЕ ; 000

xП =

xП x2= 01∧ xП∧

а

б Рис.. 8. Рис 8.1 11. Преобразова тел ь 33-разрядного разрядного прямого ко кода да в до дополни полни тельн ый код: а — фу фун н к ц ион иона а ль льна ная я схем схема; а; б — ус условно ловное е г рафи рафическо ческое е о бо бозн значен ачение ие 265

уП 1 ДНФ =

xх 1∨

xП∨

0 10

= Пx 1∧ хx0 1∧ Пx0 хху 1у= уx2 ДНФ =

xх 1 = Пx 1 ∨∨хx0 1 ИНЕ

хх ∨ Пх 22∨∨ Пx хП

01 12

= xх01 12хП∧

хП ∧∧ xх 22

10

Пx х1 =

;

∨ xх00 21= xх хП 22 Пx 0 ху2 =

2 ИНЕ

хП∨∨ xх 10

22

Пx х =

.

На рис. 8.11 а приведена функциональная схема преобразователя на элементах И-НЕ и реализующая функции: И-НЕ е , у0 И-НЕ , у1 И-НЕ , у2 И-НЕ . Процесс функционирования преобразователя прямого кода в дополнительный код описан символьной записью в таблице переходов и функциональными записями для каждого выхода в зависимости от состояния сигналов на входах схемы, что позволяет легко проверить на примерах прохода сигналов по логическим элементам и определить сигналы на выходах схемы. Преобразователи двоично-десятичного кода в двоично-десятичный код другого вида Существует Существу ет несколько разновидностей преобразователей двоично-десятичных кодов в зависимости от того, какой код необходимо преобразовать, и кода, который необходимо получить на выходе преобразователя кодов. Двоично-десятичные коды являются вспомогательными кодами, которые позволяют упростить действия с десятичными числами в логическом устройстве (АЛУ) при выполнении различных математических расчетов. Различают следующие разновидности двоично-десятичных кодов: −– код 8421 — естественное представление десятичных цифр в двоичной системе в виде тетрад (четыре разряда в двоичной системе для изображения одной десятичной цифры от 0 до 9), где цифры в обозначении кода 8, 4, 2 и 1 — указывают на весовое соотношение разрядов кода тетрады в двоичной системе счисления; −– код 7421 — код с избытком 1, в котором любая кодовая комбинация в обозначении цифр от 0 до 9 в тетраде содержит не более двух единиц; цифры 7, 4, 2 и 1 в обозначении кода указывают на весовое соотношение разрядов в тетраде; код с избытком 1 применяется тогда, когда в изображении числа тетрадой в двоич266

ной системе счисления более двух единиц; таким образом, если в изображении числа в двоичной системе счисления входит более двух значащих единиц, то к этому двоичному числу добавляется 1, например, (7)10=( =(1111) 1111)2, то в коде 7421 число семь имеет вид 0111+0001= (1000)7421 7421; −– код 2421 — любая кодовая комбинация в обозначении цифр в тетраде от 0 до 9 представляет собой инверсию комбинации, соответствующей ее дополнению до девяти; например, паре взаимно дополняющих цифр 2 и 7 соответствуют тетрады 0010 и 1101, т.е. каждая тетрада образуется инверсией другой, которая является дополнением до 9; для цифры 7 дополнением до 9 является цифра 2, инверсия двоичного значения цифр (( ((2) 2)=( =(0010) 0010)2) 10 дает цифру 7 в коде 2421, равное 10 (7) =(1101) =( 1101)2; цифры в обозначении кода 2, 4, 2 и 1 указывают весовое соотношение разрядов кода в тетрадах; −– код с избытком 3 — избыточный код 3, в котором каждая цифра от 0 до 9 в тетраде представлена двоичным кодом с избытком — дополнением цифры 3 в двоичной системе счисления; например, цифра 1 в двоичном коде представлена (0001) 2; для цифры 1 в коде с избытком 3 необходимо добавить цифру 3, т.е. произвести сложение цифр 1 и 3 в двоичном коде (0001+0011=0100), и тогда (3)10=( =(0100) 0100)код с изб. изб.3 3; −– код с избытком 6 — избыточный код 6, в котором каждая цифра от 0 до 9 в тетраде представлена двоичным кодом с избытком — дополнением цифры шесть в двоичной системе счисления; например, цифра 1 в двоичном коде представлена (0001)2; для цифры 1 в коде с избытком 6 необходимо добавить цифру 6, т.е. произвести сложение цифр 1 и 6 в двоичном коде (0001+0110=0111), и тогда (1) =(0111) 0111)код с изб. 10=( изб.6 6. Различные виды двоично-десятичных кодов позволяют упростить действия с десятичными числами в арифметических устройствах ЭВМ, значительно упрощает функциональные схемы логических устройств, выполняющих логическо-математические операции. В табл. 8.5 приведены значения цифр от 0 до 9 для различных видов двоично-десятичных кодов. Рассмотрим пример построения преобразователя двоично-десятичного кода 8421 в двоично-десятичный код 2421. Составим табли267

Таблица 8.5 Значения цифр от 0 до 9 для различных видов двоично-десятичных кодов Двоичное кодирование десятичных цифр

Десятичная цифра

код 8421

код 7421

код 2421

0

0000

0000

0000

0011

0110

1

0001

0001

0001

0100

0111

2

0010

0010

0010

0101

1000

3

0011

0011

0011

0110

1001

4

0100

0100

0100

0111

1010

5

0101

0101

1011

1000

1011

6

0110

0110

1100

1001

1100

7

0111

1000

1101

1010

1101

8

1000

1001

1110

1011

1110

9

1001

1010

1111

1100

1111

код с изб. 3 код с изб. 6

цу истинности (табл. 8.6), в которой отражен процесс функционирования преобразователя. По таблице истинности (см. табл. 8.6) составляем функциональную запись выходных функций для 0у, у1, у2 и у3 вида СДНФ: Таблица 8.6 Таблица истинности преобразователя двоично-десятичного кода 8421 в двоично-десятичный код 2421 Десятичная цифра 0 1 2 3 4 5 6 7 8 9 268

аргументы (код 8421)

функция (код 2421)

х3

х2

х1

х0

у3

у2

у1

0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1

0 0 0 0 0 1 1 1 1 1

0 0 0 0 1 0 1 1 1 1

0 0 1 1 0 1 0 0 1 1

у0 0 1 0 1 0 1 0 1 0 1

∨∨∨ ∨ 01xx23 x; уx 0 СДНФ = 01xx 23xx 01xx 23xx 01xx 23xx 01xx 23xx уx xx 23xx∨∨∨∨ xx 23xx 01xx 23xx 01xx 23xx 01xx23 x; 01 01 1 СДНФ = ∨∨∨ ∨ 01xx23 x; уx 2 СДНФ = 01xx 23xx 01xx 23xx 01xx 23xx 01xx 23xx ∨∨∨ ∨ 01xx23 x. уx 3 СДНФ = 01xx 23xx 01xx 23xx 01xx 23xx 01xx 23xx Минимизируем Минимизиру ем функцию СДНФ для у0сднф, у1сднф, у2сднфи у3сднфметодом карт Карно (рис. 8.12) в функцию вида ДНФ. В таблице истинности (табл. 8.6), а соответственно и в функциональных записях функций, записано (рассмотрено) только 10 кодовых комбинаций , n — количество переменных вместо 16 для 44-х х переменных х (N=n2 4 «х» х»,, т.е. при х=4 N=2 =16), т.к. кодовые комбинации для десятичных чисел от 10 до 15 в тетрадах не записываются. При заполнении карт Карно клетки (минтермы) с нерассмотренными вариантами аргументов отмечаем «*» — звездочкой, как условные кодовые комбина-

Рис.. 8. Рис 8.12. 12. Мин имизиру ющие карты К арн арно о д ля п реобразователя д воичнодеся де сятт и ч ног ного о ко кода да 88-4-24-2-1 1 в д вои воич ч но-де но-деся сятт и ч н ы й ко код д 22-4 4 -22-1 1 269

Таблица 8.7 Варианты кодовых комбинаций десятичных чисел от 10 до 15 в коде 8421 Аргументы (код 8421)

Десятичное число 10

х3 1

х2 0

х1 1

х0 0

11

1

0

1

1

12

1

1

0

0

13

1

1

0

1

14

1

1

1

0

15

1

1

1

1

ции, значения аргументов в которых (0 или 1) для решения функций у0, у1, у2 и у3 не имеет значение. Нерассмотренные варианты аргументов и кодовые комбинации кода 8421 представлены в табл. 8.7. В резуль результате тате минимизации записываем функцию вида ДНФ для функций вида у0днф, у1днф, у2днфи у3днф.

а

б

Рис. 8. Рис. 8.1 13. Преобразователь д во вои и чночно-десяти десяти чного ко кода да 8-48-4-22-1 1 в д воичнодеся де сятт и чн чны ы й код 11-22-4-2 4-2:: а — фу фун н к цион циона а л ьна ьная я схема; б — условно условное е г рафи рафическо ческое е об обозначен означен ие 270

; уx ∨ xx 23∨ x ; уx ∨ 12xx∨ 3; 1 ДНФ = 2 ДНФ = 01xx 21 02xx ∨ 12xx∨ 3 . уx 02xx 3 ДНФ = Для реализации полученных функций вида ДНФ в базисе И-НЕ производим их преобразование в следующем виде: уx у ИН Е ; 0 ДНФ == 00 ; ∨ xx 23∨∨xx ===01xx 21 xx 23∨∧xx 01xx 21 xx 23∧ xу ИН уx 1 ДНФ = 01xx 21 1 Е ∨ 12xx∨ 30= xx 21∨∨xx 23 xx= 02xx ∧ 12xx ∧ 32= уИН Е ; уx 2 ДНФ = 02xx уx 0 ДНФ =

0

∨∨xx 23 xx= 02xx ∧ 12xx∧ 33= уИН Е . уx 3 ДНФ = 02xx∨ 12xx∨ 30= xx 21 На рис. 8.13 а приведена функциональная схема преобразования кода 8421 в код 2421, в базисе И-НЕ, реализующая функции0днф у, у1днф, у2днфи у3днф, и условное графическое обозначение преобразователя кода 8421 в код 2421. Преобразователи кодов для цифровой кодировки В знакосинтезирующих устройствах печати, дисплеях цифровая индикация образуется методом синтеза фигур из нескольких отрезков прямых. На рис. 8.14 показано, как в стилизованной форме из семиэлементной фигуры можно получить изображение всех десятичных цифр арабского алфавита. Каждый элемент фигуры светится или не светится, в зависимости от значения соответствующей логической переменной, управляющей свечением данного элемента (отрезка) фигуры. Вызывая свечение элементов в определенных комбинациях, можно получить изображение десятичных цифр 0, 1, ... 9 (см. рис. 8.14). Десятичные цифры, отображение которых необходимо получить, обычно задаются в двоичном коде. При этом возникает необходимость формирования логических переменных1,уу2, … у7 для управления отдельными элементами в устройстве индикации в соответствии с двоичным кодом управления.

Рисс. 8.14. Принцип Ри Принцип цифр цифрово овой й де десятичн сятичн ой ин дикации на осн основ ове е семиэл сем иэлемент ементны ныхх (с еми емисег сегмент ментны ных) х) зн знаков аков 271

Рассмотрим пример построения преобразователя для управления семисегментным индикатором для цифровой индикации десятичными цифрами от 0 до 9. Таблица истинности (табл. 8.8), отражающая процесс функционирования преобразователя, составленная с соблюдением следующих условий: −– если элемент индикации светиться, то это означает означает,, что сигнал управления (функция y) равен 1; −– если элемент индикации погашен, то сигнал управления (функция y) равен 0. Например, для высвечивания цифры 0 необходимо погасить седьмой элемент (7у=0), остальные управляющие сегменты 1 у÷у6 должны иметь уровень лог лог..1. С помощью карт Карно (рис. 8.15) получим в результате склеивания минтермов и минимизации полученных выражений значения переключательных функций вида ДНФ для управления элементами индикации. Поскольку в таблице истинности (см. табл. 8.8) записано 10 кодовых комбинаций вместо 16 для 44-хх переменных, то при заполнении карт Карно клетки (минтермы) с нерассмотренными вариантами аргументов отмечаем «*» — звездочкой, по аналогии с рассмотренТаблица 8.8 Таблица истинности преобразователя управления семисегментным цифровым индикатором десятичных цифр от 0 до 9 Десятичные цифры 0 1 2 3 4 5 6 7 8 9 272

Состояние элементов 1у…у7 и значение управляющих сигналов «у1…у7»

Код 8421 х3

х2

х1

х0

у7

у6

у5

0 0 0 0 0 0 0 0 1 1

0 0 0 0 1 1 1 1 0 0

0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1

0 0 1 1 1 1 1 0 1 1

1 0 0 0 1 1 1 0 1 1

1 0 1 0 0 0 1 0 1 0

у4 1 0 1 1 0 1 1 0 1 1

у3 1 1 0 1 1 1 1 1 1 1

у2 1 1 1 1 1 0 0 1 1 1

у1 1 0 1 1 0 1 1 1 1 1

Рис.. 8. Рис 8.1 15. Мин им имизир изируу ющие карт ы Карно дл для я преобраз ова овател тел я дв двоичнооичнодеся де сятт и ч ног ного о код кода а 8 - 4 -22-1 1 в си сигг н а л ы у п р а в лен лени и я с ем емис исег егме мен нтным индикато ро ром м для циф цифро рово вой й индикации дес есятичными ятичными циф цифрами рами от 0 до 9

ными ранее решениями. Нерассмотренные варианты аргументов имеют те же кодовые комбинации для кода 8421, которые рассмотренные в табл. 8.7. Записываем элементарные функции по резуль результатам татам минимизации с помощью карт Карно на рис. 8.15: 273

уx 1 ДНФ = уx 3 ДНФ = уx 4 ДНФ = уx 6 ДНФ =

∨ xx 20∨∨ xx 21 x ; уx 2 ДНФ = ∨ xx∨ 0 ; 21

30

∨ xx 10∨ xx 1 ;

30

∨ xx 20∨∨ xx 20 xx 12xx∨ 01x ; уx ∨ 01x ; 5 ДНФ = 02xx ∨ xx 21∨∨ ∨ xx 20∨∨ xx 20 xx 1 ; уx xx 20 xx 1 . 7 ДНФ = 31 31 31

а

б

Р ис. 8.1 8.16. 6. Пре Прео о бра бразо зова ватт ел ель ь д во вои и ч но но--деся десятт и ч ног ного о код кода а 8 - 4-24-2-1 1 де деся сятт и ч н ы х цифр ци фр в се семи мисегм сегм ентный код од:: а — фу фун н к ц иона ионал л ьна ьная я схем схема; а; б — услов условное ное г рафи ческое об обозначен означение ие 274

Для реализации полученных функций вида ДНФ в базисе И-НЕ производим их преобразование: ∨ xx 20∨∨ уx xx 1 ДНФ = 30 = у 1 ИН Е;

∨ xx 20∨∨xx

30

∨ xx 10∨ xx 13= xx∨∨01xx

уx 2 ДНФ =

30

уx 3 ДНФ =

21

уx 4 ДНФ =

31

∨ xx∨

= xx∨∨10 xx=

02

∨ xx 20∨∨ xx

= xx ∧ 31

xx∨

уx 5 ДНФ =

02

уx 6 ДНФ =

31

xx 12xx∨

20

xx 20∧∧ xx 20

∧ xx ∧∧ 20 xx21

30

∧ xx∧

= xx∧∧ 10 xу=

21

02

3ИН Е

∨∨xx 12xx ∨∨xx 20 xx 20

xx=

01

x=

30

∧ xx 10 ∧ xx 12= уИН Е ;

xx=

01

02

xx=

01

31

∧ xx

= xу

01

02

∨ xx 20∨∨ xx 20 xx 13= xx∨

;

x

01 =

5 ИН Е

xx∨∨02xx

12

;

x=

01

xx ∧ xx = 6уИНЕ ; 02 01

∨ xx 21∨∨ xx

31

xx=

21

xx 12 ∧ xx 01 = у4ИН Е; ∨ xx

xx=

01

= x3 ∧ ∧∧ xx 12 уx7 ДНФ =

xx=

21

20

xx 13= xx∨

xx∨∨ 12xx

12

x=

01

= x 3311∧∧ xx 21 xx 20∧ xx 1 = у7 ИН Е. На рис. 8.16 а приведена функциональная схема преобразователя кодов для управления семисегментным индикатором, реализующая функции у1…у7 в базисе И-НЕ, и на рис. 8.16 б условное графическое обозначение преобразователя для управления семисегментным индикатором.

1. 2.

3.

4.

вопросы и задания для самоконтроля Опишите назначение преобразователей кодов. Каков принцип построения и работы преобразователя двоичного позици онного числа в специальные двоичные машинные коды и машинных кодов одного вида в другой для цифровой кодировки? Каков принцип построения и работы преобразователя двоичнодесятичного кода в двоично-десятичный код другого вида для цифровой кодировки? Каковы особенности построения схем при переходе из кодов одной сис темы счисления в другую? 275

5. Опишите назначение и структуру таблицы истинности для преобразователя кода. 6. Каково условное графическое обозначение преобразователей кодов?

8.5. Муль ульти типлексоры плексоры и дем демуль ульти типлексоры плексоры Мультиплексоры Мультиплексоры Муль типлексоры (от анг. multiplexer), или селектор — адресное логическое комбинационное устройство, предназначенное для передачи цифрового последовательного двоичного кода с любого информационного входа (канала) на один информационный выход (канал), т.е. коммутация — переключение, что позволяет называть такие логические устройства коммутаторами. Коммутатор — это многопозиционный переключатель. Информационный вход — это вход, с которого последовательный двоичный код передается на информационный выход. Информационный вход выбирается при помощи адресных входов, сигнал по которым передается в виде двоичного кода адреса, указывающего номер выбранного информационного входа. Это означает означает,, если по всем информационным входам подключить источники двоичной кодовой информации, то от любого источника муль мультиплексор типлексор сможет передать информацию в единственный информационный выход, если по адресным входам указать адрес (номер) информационного входного канала. На рис. 8.17 показана структурная схема муль мультиплексной типлексной передачи. Мультиплексор Муль типлексор может осуществлять передачу прямого и инверсного последовательного кода по каналам. Число информационных входов «n» и адресных входов «m» связаны соотношением mn.=2 Из соотношения «n» и «m» видно, что для муль мультиплексора типлексора на 4 информационных входа (n=4) количество адресных входов равно 2 (m=2), т.е. адресный код должен быть, как минимум, двухразрядный. Двухразрядный адресный код позволяет создать четыре кодовые комбинации, каждая из которых будет соответствовать (принадлежать) одному информационному входному каналу каналу.. Для расширения функциональных возможностей муль мультиплексотиплексора в него часто вводят вход стробирования, т.е. вход «захвата», являющийся разрешающим и связующим между информационными 276

Р ис. 8.1 8.17 7. С т ру рукк т у р на ная я схем схема а м у льт льти и п лексно лексной й пе пере редач дачи и на че четт ы ре вхо входн дны ых кана ла

и адресными входами, по которому подается сигнал стробирования или «захвата». Рассмотрим синтез муль мультиплексора типлексора на 44-е е входных канала со стробированием. Процесс функционирования, рассматриваемого муль мультиплексора типлексора задан в табл. 8.9, где аргументы0, D D 1, D 2, D 3 — информационные входы (каналы), А0, А 1 — адресные входы, в соответствии с соотношением n=2m, С — вход стробирования, функция Q или D — выходной информационный канал, где «×» — произвольное значение (0 или 1). Таблица 8.9 Таблица истинности мультиплексора на 44-е е входных канала со стробированием Информационные входы

C

Адресные входы

ИнформаОписание процесса ционный функционирования выход Q (D)

А0

А1

0

×

×

0

×

1

0

0

1 (D0)

×

×

1

1

0

1 (D1)

×

1

×

1

0

1

1 (D2)

×

×

1

1

1

1

1 (D3)

D0

D1

D2

D3

×

×

×

×

1

×

×

×

1

× ×

отсутствует передача отсутствует сигнала, т.к. С= С=0 0 передача сигнала из канала D0 в канал Y передача сигнала из канала D1 в канал Y передача сигнала из канала D2 в канал Y передача сигнала из канала D3 в канал Y 277

Из таблицы видно, что при отсутствии стробирующего сигнала (С= С=0) 0) связь между информационными входами (D отсутствует ет 0÷ D 3) отсутству (Q= Q=0). 0). При подаче стробирующего сигнала (С= С=1) 1) на выход передается логический уровень (сигнал) из того информационного входа D 0÷D 3, номер которого в двоичном коде задан на адресных входах. Так, при задании А0, А 1=( =(11) 11) 2=( =(3) 3) 10 на выход Q будет передаваться сигнал с информационного входа с адресом (10 3), т.е. входа D3. По табл. 8.9 записываем в СДНФ переключательную функцию для выхода Q СДНФ : QD СДНФ =

∨ АА01 СD∨∨ АА АА 11 СD СD 20 13

00

АА 01С =

= СD ∧ ( 00 АА 1 ∨ ∨∨DА АD АА ∨DА 10 12 01 30 А)1 . Функциональная схема синхронного муль мультиплексора, типлексора, реализующего функцию СДНФ, и его условное графическое обозначение приведены на рис. 8.18. На выходе схемы установлен инвертор

а

б

Р ис. 8 .18. Че Четт ы р ех ехв в ходо ходово вой й (на 4 - е к ан ана а ла) м у л ьт ьти и п лекс лексор ор со ст стро роби биров рова а н ием: а — фу фун н к ц ион иона а л ь на ная я схем схема; а; б — ус условно ловное е г р афи афическо ческое е о б озн означен ачение ие 278

Таблица 8.10 Таблица истинности двухразрядного двоичного дешифратора адреса 0 и А1 А в управляющие сигналы0÷К К 3 для каналов D ÷D мультиплексора 0 3 А0

А1

К0

К1

К2

К3

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

0

1

0

1

1

0

0

0

1

Описание процессов функционирования дешифрация машинного кода адреса (00)2 на выход К0 дешифрация машинного кода адреса (10)2 на выход К1 дешифрация машинного кода адреса (01)2 на выход К2 дешифрация машинного кода адреса (11)2 на выход К3

для получения инверсного значения кода Q( ), что в совокупности с прямым выходным кодом (Q) дает возможность получения парафазного последовательного кода. Переключательную функцию вида Q СДНФ для построения схемы асинхронного муль мультиплексора типлексора можно записать следующим образом: QD СДНФ1 =

КD∨ К11 ∨∨ DК 22

00

D К(33 1) 1),,

где К=00 AA ,11К= AA 01, К= AA – выходы двухразрядно, К= 20 13 AA 01 го двоичного дешифратора, отвечающего процессу функционирования в соответствии с табл. 8.10. Функциональная схема асинхронного муль мультиплексора типлексора с дешифратором адресного кода, соответствующая функцииСДНФ Q 1 , и условСДНФ1 ное графическое изображение приведены на рис. 8.19. Выпускаемые Выпу скаемые промышленностью муль мультиплексоры типлексоры на основе ИМС расчитаны на максимальное число информационных входов, равное 16. Если требуется построить муль мультиплексное типлексное устройство с большим числом входов, можно объединить отдельные маловходовые мультиплексоры в схему схему,, которая называется муль мультиплексное типлексное дерево. Пример построения стробируемого муль мультиплексного типлексного дерева на основе пяти четырехвходовых муль мультиплексоров, типлексоров, показано на рис. 8.20. Мультиплексное Муль типлексное дерево имеет 16 входов-каналов 0(÷DD 15), разбитых на четыре группы, которые подключены к отдельным мультиплексорам первого уровня (входные). Муль Мультиплексор типлексор второго уровня (выходной) подключен к выходам муль мультиплексоров типлексоров перво279

а

б

Ри с. 8. Рис. 8.1 19. Че Четыре тыре хвх хвход одо ово вой й ас асинхро инхро нный муль тип ле лекс ксор ор с де дешиф шифрат раторо ором м ад ре ресн сног ого о код кода: а: а — фу фун н к ц ион иона а л ьн ьна а я схем схема; а; б — ус условно ловное е г ра рафи фическо ческое е обозн об означение ачение

го уровня. Внутри четверок первого уровня (MUX MUX0 0÷MUX MUX3) 3) выбор входа (D0÷D 15) осуществляется управлением младшими разрядами адресса А0 и А1, а выбор выхода одной из четырех MUX первого уровня — старшими разрядами адресса2 и А А3. Рассмотренные варианты применения работы муль мультиплексоров типлексоров позволяют расширить функциональное применение муль мультиплектиплексоров в устройствах цифровой техники. Муль Мультиплексор типлексор можно использовать как логическое устройство, преобразующее параллельный цифровой код в последовательный цифровой код. В этом варианте применения муль мультиплексора типлексора параллельный код необходимо ÷D 3 (см. рис. 8.18). Передача подавать на информационные входы 0D каждого разряда параллельного кода на информационный выход Q определяется подачей адресного кода 0(АА1), который задан для соответствующего входного канала. Последовательно изменяя код адреса, создается возможность последовательной передачи каждого разряда параллельного с входов0÷DD 3 на выход Q (D), т.е. преобразование параллельного кода в последовательный код, с указанием адреса разряда параллельного кода. 280

Р ис. 8.20. Мул Мульт ьти и п лек лексное сное дер дерев ево о н а 16 входов-к входов-ка а на налов лов

Анализируя работу муль Анализируя мультиплексора, типлексора, как преобразователя параллельного кода в последовательный код, и сравнивая аналогичное преобразование в регистрах, логично сделать вывод о том, что мультиплексор, в отличие от регистра, осуществляет преобразование параллельного кода в последовательный код, без запоминания данного кода, с указанием адреса разряда, преобразу преобразуемого емого кода. 281

Такое применение муль мультиплексора типлексора позволяет уменьшить количество контактных соединений и линий связи, а по сравнению с регистрами уменьшить количество логических элементов и времени преобразования. Разновидностью муль мультиплексоров-селекторов типлексоров-селекторов является коммутатор. По существу коммутатор ничем не отличается от муль мультитиплексора. Коммутатор обладает особенностью, при которой выходное значение сигнала может принимать не два значения, а три различных значения. Это, как и у всякой двоичной переменной, значения «0» и «1» и так называемое безразличное состояние, когда вывод выхода просто отключается от внутренних элементов ИМС, т.е. как бы «повисает» в воздухе. Смысл третьего состояния состоит в том, чтобы отключить полностью выход схемы от других схем. Например, если к одному и тому же проводу необходимо подключить выходы нескольких микросхем, то логические схемы, без третьего состояния, будут взаимно мешать друг другу другу.. Сигнал лог лог.. 0 с выхода одного логического устройства будет действовать на выходы других логических устройств. При этом если на выходах других логических устройств действу действует ет лог лог.. 1, то это может привести не только к неправильному срабатыванию, но и к короткому замыканию лог лог.. 0 одного выхода с лог лог.. 1 другого выхода. Функциональная схема и условное графическое обозначение мультиплексора-коммутатора муль типлексора-коммутатора с третьим состоянием (Z — состояние) приведена на рис. 8.21. Выход муль мультиплексора типлексора (Q или D) переводится в разомкнутое Z-состояние по отдельному входу разрешенияEZ , когда на этом входе напряжение высокого уровня (лог лог.. 1). На функциональной схеме вход разрешения, переводящий выход схемы (Q) в третье Z-состояние отмечается значком «×» — крест на проводе возле логического элемента, а на выходе в условном графическом обозначении мультиплексора муль типлексора показывается метка « ◊–» — ромб на проводе. Логические элементы с тремя выходными состояниями достаточно распространены. Примером такой схемы является ИМС К155ЛЕ2, на которой выполняется функция логического элемента ИЛИ-НЕ (рис. 8.22). На входах микросхемы К155ЛЕ2 установлены дополнительные элементы И на два входа, позволяющие стробировать входные сигналы. Вход стробирования построен способом 282

а

б

Рис . 8.21. Мультип ле Рис. лексор ксор — ко комм ммуу татор с т ретьи м Z-состоян ие ием: м: а — фу фун н к ц иона льн льна а я схем схема; а; б — условно условное е г ра рафи фическо ческое е о бо бозначен значение ие

объединения одного из входов каждого логического элемента И и является входом разрешения EI или EZ. В соответствии с тем, что на входах ИМС К155ЛЕ2 установлены 44-е е логических элемента И на два входа каждый, передающие сигнал на логический элемент ИЛИ, а затем и на инвертор, то можно считать, что схема является комбинационным логическим элементом 2И-4ИЛИ2И-4ИЛИ-НЕ НЕ (И-ИЛИ-НЕ). На схеме рис. 8.22 вход включения третьего состояния имеет метку EZ, а выход, имеющий Z-состояние (высокого импеданса), обозначается Z или метка «◊». Для задания Z-состояния по выходу элемента И-ИЛИ-НЕ необходимо по входу EZпоступление сигнала лог.. 0, который открывает диод VD лог VD9. 9. При открытии диода VD VD9 9 в точке «а» потенциал отрицательный за счет падения напряжения на резисторе R5 от тока, протекающего в цепи: +5В→R5→VD VD9 9→EZ –Z . E Отрицательным потенциалом в точке «а» закрываются транзисторы VT VT10 10 и VT VT11 11 сложного инвертора. Сигнал лог лог.. 0 по входу EZ открывает эмиттерные переходы транзисторов VT VT1 1÷VT VT4, 4, что приводит 283

а

б

Р ис ис.. 8.22 8.22.. С хемот хемотех ехн н и ческо ческое е реш решение ение лог логи и ческог ческого о э лемент лемента а ИИ-И И ЛИЛИ-НЕ НЕ с т р ем емя я вы выход ходн н ы м и с о ст стоя оян н и я м и в ы хода на ос основе нове ИМС с ери ерии и К15 155ЛЕ 5ЛЕ2: 2: а — пр принципиальн инципиальн ая сх схе ема; б — ус условное ловное г рафи рафиче ческое ское об обозначен означение ие

к закрытию транзисторов VT VT5 5÷VT VT8. 8. Потенциал в точке «в» снижается до лог лог.. 0, что приводит к закрытию выходного транзистора VT VT12 12 сложного инвертора. Таким образом, в результате закрытия выходных транзисторов VT VT10, 10, VT VT11 11 и VT VT12 12 сложного инвертора (каскодная схема) выход Z оказывается отключенным от шин источника питания, т.е. находится в бесконтактном обрыве и на нем отсутствует какой-либо потенциал. Для отключения режима Z-состояния достаточно по входу разрешения EZ подать сигнал лог лог.. 1 (высокого уровня), тогда на выходе Z будет тот уровень сигнала, который действу действует ет по одному из входов логического элемента И-ИЛИ-НЕ. Применяя логический элемент И-ИЛИ-НЕ с тремя состояниями на выходе в схемах муль мультиплексоров, типлексоров, можно выходы нескольких мультиплексоров муль типлексоров соединять непосредственно между собой, что по284

Рис.. 8.2 Рис 8.23 3. Мультип ле лекс ксное ное дере дерево во на му мультип льтип ле лексо ксорах рах с Z-состоян ием

зволяет создавать возможность наращивания количества информационных входов (рис. 8.23). Сигналы на входахEZ 0 и EZ 1 позволяют отключать выходы MUX MUX1и 1и MUX MUX2 2 соответственно. Возможные состояния селекторов-муль селекторов-мультиплексоров типлексоров MUX MUX1 1 и MUX MUX2 2 сведены в табл. 8.11. Применение в составе муль мультиплексоров типлексоров на выходе логического элемента с третьим Z-состоянием исключает сбои в работе муль мультитиплексора и короткое замыкание выходов отдельных муль мультиплексотиплексоров при наращивании схем, т.е. построение муль мультиплексного типлексного дерева на муль мультиплексорах, типлексорах, имеющих выход с Z-состоянием, нет необходимости включения выходного муль мультиплексора типлексора MUX MUX4 4 (см. рис. 8.20). Выходы муль мультиплексоров типлексоров с Z-состоянием можно соединять непосредственно (рис. 8.23), что уменьшает количество логических элементов и упрощает схемотехническое решение. Альтернативным Аль тернативным решением для схем логических элементов с тремя устойчивыми состояниями на выходах при построении муль мультитиплексоров являются схемы схемы логических элементов с открытым 285

Таблица 8.11 Возможные состояния селекторов-мультиплексоров MUX MUX1 1 и MUX MUX2 2 Входы Выбор данных

Выходы Управление

Данные

A0

A1

A2

×

×

×

×

×

0

0

0

0

1

0

0

0

0

0

1

0

1

0

1

0

1

0

0

1

0

1

0

1

0

1

1

1

1

1

1

1

1

1

× × × × × ×

0

0

0

0

1

0

0

0

0

0

1

0

1

0

1

0

1

0

0

1

0

1

0

1

0

1

1

1

1

1

1

1

1

1

× × × × × ×

Q0 Q1 Q2

A3 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 EZ 0 EZ1

× × × 1 0

× × × × × × 1 0

× × × ×

× × × × × × × × × × × 1 × 0 × 1 × 0 × × × × × × × × × 1 0 × × 1 × 0

× 1 0

× × × × × × 1 0

× × × × × ×

× × × × × × × 1 × 0 × 1 × 0 × × × × × × × × × 1 × 0 × 1 × 0 × × × ×

× × × × × × ×

1

1

Z

Z

Z

0

1

1

Z

1

0

1

0

Z

0

0

1

1

Z

1

0

1

0

Z

0

0

1

1

Z

1

0

1

0

Z

0

1

0

1

1

Z

1

0

0

1

0

Z

0

× × × × × ×

1

0

Z

1

1

1

0

Z

0

0

1

0

Z

1

1

1

0

Z

0

0

1

0

Z

1

1

1

0

Z

0

0

1

1

0

Z

1

1

0

1

0

Z

0

0

коллектором. Выходом в схемах с открытым коллектором является коллектор выходного транзистора. Выходы нескольких таких схем можно, также как и в схемах с Z-состоянием, соединить непосредственно в один общий выход и включить его через общий нагрузочный резистор с источником питания. На рис. 8.24 а приведена схема ЛЭ НЕ с открытым коллектором и пример соединения выходов нескольких схем ЛЭ в одной точке непосредственно. Такое соединение называют монтажной логикой, а условное обозначение схемы ЛЭ с открытым коллектором имеет в прямоугольнике метку — знак « ◊–» (черточка внизу ромба). 286

а б Р ис ис.. 8 .24. Cхемо Cхемотех техн н и ческо ческое е решен решение ие дл для я пос постр троен оени и я м у льт льти и п лексор лексоров ов на лог логи и че ческ ски и х э лемен лементт ах НЕ с о т к ры рыты тым м кол колл л ек екто тором: ром: а — п ри ринц нци и п иа иал л ьна ьная я схем схема а лог логи и че ческог ского о э лемен лементт а Н Е и схема со соед еди и нен нени ия элемен эл ементов тов НЕ в э лемен лементт И-НЕ; б — ус условное ловное г р афи афическо ческое е о бозн бозначение ачение элемен эл емента та И-НЕ с о тк ткр р ыт ыты ы м ко кол л лек лектт ор ором ом

В схемах с открытым коллектором при объединении нескольких выходов сигнал на общем выходе и выходах всех схем устанавливается равный лог лог.. 0, если устанавливается лог лог.. 0 хотя бы на выходе одного ЛЭ при лог лог.. 1 хотя бы на входе одного ЛЭ. При подаче лог лог.. 0 на входах всех логических элементов на общем выходе соединенных элементов устанавливается лог лог.. 1. Таким образом, исключается одновременное действие лог лог.. 0 и лог лог.. 1 на выходах ЛЭ с открытым коллектором, соединенных непосредственно монтажной логикой, что также как и в схемах с Z-состоянием исключает короткое замыкание по выходам параллельно соединенных ЛЭ. Схемотехническое решение, созданное монтажной логикой выполняет на лог лог.. 1 функцию И-НЕ, а на лог лог.. 0 — функцию ИЛИ-НЕ 287

в положительной логике. Условное обозначение схемы, созданной монтажной логикой на основе схем с открытым коллектором и выполняющей функции логического элемента И-НЕ, показано на рис. 8.24 б. Если применить такой логический элемент И-НЕ с монтажной логикой в схеме муль мультиплексора типлексора на рис. 8.21 вместо элементов И, то упрощается схемотехническое построение, позволяя исключить логический элемент И-ИЛИ-НЕ на выходе данной схемы. Мультиплексоры, Муль типлексоры, помимо упомянутых выше назначений, находят широкое применение в различных цифровых схемотехнических устройствах. Рассмотрим некоторые возможности применения мультиплексоров. муль типлексоров. Рассмотрим синтез муль мультиплексора типлексора на 2 входных канала со стробированием. Процесс функционирования рассматриваемого мультиплексора задан в табл. 8.12, где аргументы0,DD 1 — информационные входы (каналы), А — адресный вход, С — вход стробирования, функция Q или D — выходной информационный канал. Из таблицы видно, что при отсутствии стробирующего сигнала (С= С=0) 0) связь между информационными входами (D0÷D 1) отсутству отсутствует ет (Q= Q=0). 0). При подаче стробирующего сигнала (С= С=1) 1) на выход передается логический уровень (сигнал) из того информационного входа D 0÷D 1, номер которого в двоичном коде задан на адресных входах. Так, при задании А=( А=(0) 0) 2=( =(0) 0) 10 на выход Q (D) будет передаваться сигнал с информационного входа с адресом (10 0), т.е. входа D0. По табл. 8.12 записываем в СДНФ переключательную функцию, описывающую процесс функционарования 22-канального канального муль мультитиТаблица 8.12 Таблица истинности мультиплексора на 2 входных канала со стробированием Информационные входы

288

C

Адресный вход А

ИнформаОписание процесса ционный функционирования выход Q (D)

D0

D1

×

×

0

×

0

1

×

1

0

1 (D0)

×

1

1

1

1 (D1)

отсутствует передача отсутствует сигнала, т.к. С= С=0 0 передача сигнала из канала D0 в канал Q (D) передача сигнала из канала D1 в канал Q (D)

плексора со стробированиемQC которой DA 01 ∨ C DA , по СДНФ = строится схема 22-канального канального муль мультиплексора типлексора со стробированием. Аналогично можно записать переключательную функцию, описывающую процесс функционарования 22-канального канального муль мультиплексора типлексора без стробированияQD A ∨ DA , по которой строим функциСДНФ = 01 ональную схему муль мультиплексора типлексора (рис. 8.25). Если сравнить функциональной записью переключательной функции муль мультиплексора типлексора на два информационных входа (канала) без стробированияQD = 01A ∨ DA с функциональной записью (характеристическое уравнение), которая описывает процесс функционирования асинхронного одноступенчатого DV-триггера с дополнительным входом разрешения (V)QD ∨ V , то можно понять VQ t = равнозначность двух функциональных записей, соответственно предположив, что Q=Qt , D=D 1,V=А, Q=D 0. Исходя из равнозначности характеристических уравнений мультиплексора и DV-триггера и записанных равенств значений аргументов и функций, можно построить схему DV-триггера, преобразовав схему двухканального асинхронного муль мультиплексора типлексора (см. рис. 8.25). Пунктирной линией на рис. 8.25 а показано дополнительное соединение для преобразования MUX в DV-триггер. Вход D 0 (MUX) — информационный вход DV-триггера, вход А (MUX) — вход разрешения DV-триггера (V), выходы Q и Q (MUX) — выходы DV-триггера (соответственно Q иQ ). Установка триггера в единичное состояние осуществляется путем подачи лог лог.. 1 на вход D и лог лог.. 1 по входу разрешения V. В нулевое со-

а

б

в

Р ис. 8. 8.25. 25. Д в у х к а н а л ьн ьны ы й м у л ьт ьти и п л екс ексор ор б ез с т р о би бир р ов ова ания: а — фу фун н к ц ион иона а л ь на ная я схем схема; а; б — услов условное ное г р афи афиче ческо ское е о бо бозн значен ачение ие и с хем хемно ное е п р ео еоб б ра разз ов ова а н и е в D -т ри ригг г е р; в — ус условно ловное е г ра рафи фиче ческое ское обозн об означение ачение D-т D-три ригг ге гера ра 289

стояние триггер устанавливается лог лог.. 0 по входу D и лог лог.. 1 по входу разрешения V. Схемотехническое решение преобразования MUX в DV-триггер на основе условного графического обозначения MUX и условное графическое обозначение DV-триггера на основе муль мультиплексотиплексора аналогично условному графическому обозначению DV-триггера на логических элементах (рис. 8.25 в). На рис. 8.26 показано схемотехническое решение преобразования 44-канального канального асинхронного MUX в логический элемент неравнозначности, т.е. решение позволяющее применять муль мультиплексор типлексор как функциональное устройство, выполняющее функцию неравнозначности, или сложения по модулю 2,QА= 01⊕ А = AA . ∨ AA 01 01 Закон функционирования четырехканального MUX как элемента неравнозначности реализу реализуется ется при условии 0= DD 3=0 и D1=D 2=1 и отражен в таблице истинности (табл. 8.13). На основе муль мультиплексора типлексора можно построить комбинационное логическое устройство — сдвигающий регистр. На рис. 8.27 а показан пример построения комбинационного логического устройства сдвига на четырех муль мультиплексорах типлексорах MUX MUX1 1÷MUX MUX4, 4, каждый из которых рассчитан на четыре входа, а в табл. 8.14 задан процесс — закон функционирования 44-разрядного разрядного сдвигового регистра на основе схем муль мультиплексоров. типлексоров. В таблице переходов (см. табл. 8.14) при описании процесса функционирования знак «×» указывает на любое значение сигнала по данному разрядному входу входу.. Для задания процесса сдвига семиразрядного кода 0(÷DD 6), по таблице истинности (см. табл. 8.14), необходимо провести соответствую-

Р ис. 8.26. С хемо хемотт ех ехн н и ческо ческое е р ешен ешение ие п р ео еобра бразз ова ован н и я м у льт льти и п лекс лексора ора в лог логи и че ческ ски и й элемен элементт н ера еравно внознач значнос ностт и 290

Таблица 8.13 Таблица истинности функционирования асинхронного четырёхканального мультиплексора как элемента неравнозначности D 0, D 3 0 0 0 0

D1, D 2 1 1 1 1

A0 0 0 1 1

A1 0 1 0 1

Q=A 0⊕ A1 0 1 1 0

Таблица 8.14 Таблица истинности (переходов) логического устройства – сдвигающий регистр, построенный на основе мультиплексоров входы

E0 А0 А1 D 0 D 1 D 2 D3 D 4 D 5 D 6 Q0

выходы Q1

Q2

Q3

Z

Z

Z

1

× × × × × × × × × Z

0

0 0 × × × 1 1 1 1 1( 1(D D3) 1( 1(D D 4) 1( 1(D D 5) 1( 1(D D 6)

0

0 0 × × × 0 0 0 0 0( 0(D D3) 0( 0(D D 4) 0( 0(D D 5) 0( 0(D D 6)

0

1 0 × × 1 1 1 1 × 1( 1(D D 2) 1( 1(D D 3) 1( 1(D D 4) 1( 1(D D 5)

0

1 0 × × 0 0 0 0 × 0( 0(D D 2) 0( 0(D D 3) 0( 0(D D 4) 0( 0(D D 5)

0

0 1 × 1 1 1 1 × × 1( 1(D D 1) 1( 1(D D 2) 1( 1(D D 3) 1( 1(D D 4)

0

0 1 × 0 0 0 0 × × 0(D 0(D 1) 0( 0(D D 2) 0( 0(D D 3) 0( 0(D D 4)

0

1 1 1 1 1 1 × × × 1( 1(D D 0) 1( 1(D D 1) 1( 1(D D 2) 1( 1(D D 3)

0

1 1 0 0 0 0 × × × 0( 0(D D 0) 0( 0(D D 1) 0( 0(D D 2) 0( 0(D D 3)

Описание процесса функционирования Разомкнутое Z-состояние вывод кода D3 D4 D5 D6 вывод кода D3 D4 D5 D6 вывод кода D2 D3 D4 D5 вывод кода D2 D3 D4 D5 вывод кода D1 D2 D3 D4 вывод кода D1 D2 D3 D4 вывод кода D0 D1 D2 D3 вывод кода D0 D1 D2 D3

щие соединения входов отдельных муль мультиплексоров типлексоров (MUX MUX1 1÷MUX MUX4). 4). Определяем необходимые соединения на основе записи переключательных функций для Q0÷Q3, записанных по таблице, в которой отражается процесса работы схемы в режиме сдвига: ∨∨ AD11 AA 01D 0; QA AD 00= 13 ∨ AA 01 DA20 ∨∨ AD12 AA 01D ;1 QA AD 10= 14 ∨ AA 01 DA30 ∨∨ AD13 AA01 D 2; QA AD 20= 1 5∨ AA 01 DA 40 . QA AD AD 40 AA D 01 DA 5∨∨ 01 30= 1 6∨ AA 13 291

а

б

Р ис. 8.27 8.27.. Ком Комби бина нац ц ион ионно ное е лог логи и че ческое ское уст устрой ройст ств в о — сд сдви вигг а ющ ющи и й рег регист истр р на м у л ьт ьти и п лекс лексо о ра рахх : а — сх схем ема а сое соедине дине ний; б — ус условно ловное е г р афи афиче ческое ское обозначение обознач ение,, равнозначное ИМ ИМС С КР КР5 531ИР2 1ИР21 1

На основе записанных переключательных функций можно произвести соответствующие соединения входов отдельных муль мультитиплексоров между собой (рис. 8.27). Например, входы0 D мультимуль типлексоров (MUX MUX1 1÷MUX MUX4) 4) подключаются к выходам Q0÷Q3, при 292

коде адресаAA , поэтому для выдачи информации в соответствии 01 01 с таблицей истинности (см. табл. 8.14) и переключательных функмультиплексоров типлексоров (MUX MUX1 1÷MUX MUX4) 4) необходимо, ций на входы D0 муль соответственно, подключить входы D 3, D 4, D 5, D 6 семиразрядноMUX1 1÷MUX MUX4 4 подключаютго входного кода (D0÷D 6). Входы D1 MUX ся к выходам комбинационного устройства Q 0÷ Q3 при коде адреса , создавая подключение входов комбинационного устройства AA 0 1 D 2, D 3, D 4, D 5 к выходам Q0÷Q3 устройства, на которые передаются сигналы семиразрядного входного кода, поступающие на входы D 2, D 3, D 4, D 5 схемы комбинационного устройства. Сравнивая подключение к выходам Q0÷Q3 устройства при коде адресаAA вхо01 01 дов D3, D 4, D 5, D 6 с подключением к выходам Q 0÷ Q3 при коде адреса входов D2, D 3, D 4 , D 5 семиразрядного входного кода, видно, AA 0 1 что выполнен сдвиг разрядов семиразрядного входного кода на один разряд сверху вниз. Понятие сдвига доказывается тем, что при коде адреса AA на выход Q0 передается сигнал с входа 3D , а при коде 01 01 адреса AA – сигнал с входа передается на выход1,Qт.е. на один 0 1 ÷Q3 устройства. Аналоразряд ниже по расположению выходов 0Q гично можно рассмотреть и подключение других входов из группы входных D0÷D 6. При этом, в резуль результате тате сдвига разрядов отдельные разряды семиразрядного входного кода не передаются, т.к. одновременная передача возможна только 44-хх разрядов из всего семиразрядного входного кода. Например, при подключении к выходам Q 0÷ Q3 входов D2, D 3, D 4, D 5, входы D0, D 1, D 6 не подключены к выходам, т.е. как бы стираются по отношению к предыдущей передаче входного семиразрядного кода. Рассмотрев работу муль мультиплексированной типлексированной схемы сдвига, можно сделать вывод о том, что схема осуществляет поиск (выбор) определенных четырех разрядов входного кода методом сдвига и передачи их на выходы Q 0 ÷ Q3. В табл. 8.14 сдвиг сверху вниз происходит по сигналу кода адреса (0АА1). При дальнейшем изменении кода адреса от (11) 2 схема производит сдвиг кода снизу вверх. Таким образом, работа схемы сдвига на мультиплексорах аналогична работе сдвигового регистра, выполненного на триггерах. Отличительной особенностью схемы сдвига на MUX является то, что в ней отсутству отсутствует ет процесс запоминания кода, по сравнению с регистром, выполненным на триггерах. Шина входаE0 может пере293

водить выход MUX в разомкнутое Z-состояние, т.е. в высокоимпедансное состояние. Комбинационная схема сдвигового регистра, построенная на основе соединения четырех муль мультиплексоров типлексоров (см. рис. 8.27), практически реализована в ИМС КР КР531ИР21 531ИР21 и имеет также семь информационных входов D0÷D 6, два адресных А 0и А1 и вход разрешения Е0, по которому имеется возможность перевода выходов0÷QQ3 в высокоимпедансное состояние. Рассмотрев различные варианты применения муль мультиплексотиплексоров, можно сделать вывод о том, что мультиплексор является многофункциональным логическим устройством, реализующим различные функции. демультиплексоры Демультиплексоры Демуль типлексоры — адресное логическое комбинационное устройство, предназначенное для передачи цифрового последовательного двоичного кода из одного информационного входа (канала) на несколько информационных выходов (каналов), т.е. распределение (переключение), что позволяет называть такие логические устройства распределителями-переключателями. Распределитель — это многофункциональный переключатель, а это означает то, что если по одному информационному входному каналу подключить источник двоичной кодовой информации, то демультиплексор демуль типлексор сможет передать (распределить) эту информацию в виде последовательного двоичного кода по нескольким выходным информационным каналам, если по адресным входам указан адрес (номер) информационного выходного канала. На рис. 8.28 показан принцип демуль демультиплексирования. типлексирования. Распределитель — это также своего рода коммутатор, позволяющий производить переключения. Демуль Демультиплексор типлексор может осуществлять передачу прямого или инверсного последовательного кода по каналам. Число информационных выходов (каналов) «n» и адресных входов «m» связаны между собой соотношением nm=2 . Из соотношения видно, что для демуль демультиплексора типлексора на 44-е е информационных канала (выхода), т.е. n=4, количество адресных входов равно 2 (m=2), т.е. адресный код должен быть, как минимум, двухразрядным. Для расширения функциональных возможностей де294

Р ис. 8.2 8.28. 8. С т ру рукк т у рн рна а я с хема дем демуу льт льти и п лексн лексной ой п ер ередач едачи и на че четт ы ре выходны х кана ла

мультиплексора в схему вводят вход стробирования — разрешения, мультиплексора аналогичный входу разрешения в муль мультиплексорах. типлексорах. Демультиплексор Демуль типлексор также строится на основе синтеза логического устройства. Рассмотрим принцип построения и работу демуль демультитиплексора на четыре выходных канала, процесс функционирования которого задан в табл. 8.15, где аргумент: D — информационный вход (канал) и А0, А1 — адресные входы, а функции: D 0, D 1, D 2, D 3 — информационные выходы (каналы). Таблица 8.15 Таблица истинности (переходов) демультиплексора на 44-е е выходных канала Информ. Адрес- Информационные ные вход выходы (каналы) Описание процесса входы (канал) функционирования D А0 А1 D0 D 1 D 2 D 3 1

0

0

1

0

0

0

передача «1» в канал0 D из канала D

0

0

0

0

0

0

0

передача «0» в канал0 D из канала D

1

1

0

0

1

0

0

передача «1» в канал1 D из канала D

0

1

0

0

0

0

0

передача «0» в канал1 D из канала D

1

0

1

0

0

1

0

передача «1» в канал2 D из канала D

0

0

1

0

0

0

0

передача «0» в канал2 D из канала D

1

1

1

0

0

0

1

передача «1» в канал3 D из канала D

0

1

1

0

0

0

0

передача «0» в канал3 D из канала D 295

а

б

Рис. 8.29. Дем Демуульт ьти ип лекс ексор ор на че четты ре выхо ход дны х кана ла: а — фун фу н к ц иона ионал л ьна ьная я схема схема;; б — ус условно ловное е г ра рафи фич ч еско еское е об обо о значен значени ие

По таблице истинности (см. табл. 8.15) работы демуль демультиплексора типлексора записываем переключательные функции для выходов: ;; D 12 ; D3 DD DA AD AA 1. ==DA AD10 10 00== AA 10 Функциональная схема демуль демультиплексора, типлексора, реализующая эти переключательные функции, и условное графическое обозначение приведены на рис. 8.29. Если при построении демуль демультиплексора типлексора на стандартных ИМС количество входов недостаточно, то используют параллельное соединение нескольких стандартных ИМС. В этом случае, как и при построении мультиплексоров, создается демультиплексное дерево. На рис. 8.30 показано демуль демультиплексное типлексное дерево, построенное на четырех демуль демультиплексорах типлексорах с четырьмя выходами каждый, а общее количество выходов демуль демультиплексного типлексного дерева равно 16. При помощи адресных входов А 0, А1 выбирается вход одного из демуль демультиплексоров типлексоров DMX DMX1 1÷DMX DMX4, 4, а адресными входами 2А , А3 — один из выходов демуль демультиплексного типлексного дерева0÷DD 15. 296

Р ис. 8 .30. Дем Демуу л ьт ьти и п лексн лексное ое д ер ерев ево о на 16 вы выхо ходов дов- к ан ана а лов

Демультиплексор можно использовать и как преобразователь Демультиплексор последовательного двоичного кода в параллельный двоичный код. В этом случае последовательный код подается на информационный вход (канал) D (см. рис. 8.30), а параллельный двоичный код снимается с информационных выходов (каналов) D 0÷ D 15 при условии указания адреса, в виде кода, информационного выхода (канала). Ана297

логичное преобразование, из последовательного в параллельный код, производят сдвигающие последовательно-параллельные регистры. Однако, в отличие от регистров, демуль демультиплексоры типлексоры преобразовывают последовательный код в параллельный без запоминания. Демультиплексор, Демуль типлексор, как и муль мультиплексор, типлексор, можно построить и с тремя устойчивыми состояниями на выходе, т.е. с Z-состоянием, когда на выходах отсутству отсутствует ет сигнал (бесконтактный обрыв). Функциональная схема демуль демультиплексора типлексора на 4 выхода с Z-состоянием на выходах и условное графическое обозначение показаны на рис. 8.31. В данной схеме использу используется ется стандартный логический элемент ИМС И-НЕ с Z-состоянием, схемотехническая реализация которого для микросхемы К155ЛА17 и условное графическое обозначение приведены на рис. 8.32.

а

б

Рис.. 8. Рис 8.3 31. Демул ьти типлек плексор сор на 4 вы хода-к а на нал л а с Z-с Z-сос остт оян оянием ием на вы выход ходах ах:: а — фу функ нкц ц иона ль льна ная я схем схема; а; б — услов условное ное г ра рафи фическое ческое об обозначен означение ие 298

Таблица 8.16 Таблица истинности (переходов) демультиплексора на 44-е е выхода с Z-состоянием выходов Информ. Адрес- Информационные ные вход выходы (каналы) Описание процесса входы (канал) функционирования D А0 А1 D 0 D 1 D 2 D 3 1

0

0

1

Z

Z

Z

передача «1» в канал 0Dиз канала D

0

0

0

0

Z

Z

Z

передача «0» в канал 0Dиз канала D

1

1

0

Z

1

Z

Z

передача «1» в канал 1Dиз канала D

0

1

0

Z

0

Z

Z

передача «0» в канал 1Dиз канала D

1

0

1

Z

Z

1

Z

передача «1» в канал 2Dиз канала D

0

0

1

Z

Z

0

Z

передача «0» в канал 2Dиз канала D

1

1

1

Z

Z

Z

1

передача «1» в канал 3Dиз канала D

0

1

1

Z

Z

Z

0

передача «0» в канал 3Dиз канала D

б а Р ис ис.. 8.32. Схемо Схемотех техн н и ческо ческое е р ешени ешение е лог логи и ческог ческого о элемен элементт а ИИ-НЕ НЕ с т р ем емя я вы выход ходн н ы ми со сост стоя оян н и я м и вы выхо хода да на основ основе е ИМС се сери рии и К155Л 155ЛА А17: а — пр принципиальн инципиальн ая сх схе ема ма;; б — условно условное е г ра рафи фическо ческое е об обозн означение ачение 299

При сигнале лог лог.. 0 на входе разрешения (стробирования) EZ в схеме на выходе Z устанавливается Z-состояние, при котором схема отключается по своему выходу от нагрузки. Применение логических элементов И-НЕ с Z-состоянием позволит исключить сигнал на выходах демуль демультиплексора типлексора при несоответствии адресного кода с номером канала. Реализация процесса функционирования схемы демультиплексора демуль типлексора с Z-состоянием выходов (см. рис. 8.31) представлена в табл. 8.16. В схеме муль мультиплексора типлексора с Z-состоянием (см. рис. 8.31) выходы логических элементов И-НЕ с Z-состоянием, т.е. каналов, отключаются сигналом управления, поступающего с дешифратора адресного кода, на вход EZ. Отключение выходов демуль демультиплексора типлексора происходит тогда, когда адресный код не соответству соответствует ет адресу адресу,, установленному для канала при построении схемы демуль демультиплексора. типлексора.

1. 2.

3.

4. 5. 6.

7.

8.

вопросы и задания для самоконтроля Перечислите основные понятия о мультиплексорах как логических устройствах, назначение и применение муль мультиплексоров. типлексоров. Каковы назначение, построение и алгоритм работы функциональной схемы муль мультиплексора типлексора как логического устройства для передачи информации? Каковы назначение, построение и алгоритм работы функциональной схемы муль мультиплексора типлексора как логического устройства преобразования кодов? Приведите условное графическое обозначение муль мультиплексоров. типлексоров. Перечислите основные понятия о демуль демультиплексорах типлексорах как логических устройствах, назначение и применение демуль демультиплексоров. типлексоров. Каковы назначение, построение и алгоритм работы функциональной схемы демуль демультиплексора типлексора как логического устройства для передачи информации? Каковы назначение, построение и алгоритм работы функциональной схемы демуль демультиплексора типлексора как логического устройства преобразования кодов? Приведите условное графическое обозначение демуль демультиплексотиплексоров.

300

8.6. 8. 6. Двоич Двоичные ные су сумматоры мматоры Общие сведения Основной математической операцией, которая может быть реализована на логических элементах, работающих с двоичными числами, является арифметическое сложение. Все другие математические операции — вычитание, умножение, деление и т.д. сводятся к сложению двоичных чисел, представленных в различных кодах. Операция сложения двоичных чисел производится с использованием сумматоров. Сумматор — это цифровое логическое комбинационное устройство, в котором выполняется логическая операция суммирования цифровых кодов двух двоичных чисел. Числа в любой позиционной системе счисления суммируются поразрядно: определяется цифра суммы путем сложения по модулю 2 цифр слагаемых в данном разряде и цифры переноса, поступающей в данный разряд, и формируется перенос, передаваемый в следующий разряд. Суммирование разрядов начинается с младшего разряда кода чисел. Поэтому суммировать любые двоичные коды чисел можно при помощи электронной схемы сумматора одноразрядных чисел, слагаемых с учетом возможного переноса из соседних младших разрядов. Эти действия реализуются одноразрядным двоичным сумматором. При сложении двух одноразрядных двоичных чисел А и В возможны следующие комбинации 0+0=0, 1+0=1, 0+1=1, 1+1=10, где «+» — арифметическое сложение. При А=В= А=В=1 1 происходит перенос 1 в старший разряд для представленного числа 10(2) в двоичной системе счисления (2)10=( =(10) 10) 2. Перенос учитывается как слагаемое в следующем старшем разряде. Следовательно, устройство, выполняющее операцию одноразрядного сложения одноразрядных чисел, можно рассматривать как элементарную ячейку более сложного многоразрядного сумматора. Сумматор может применяться как самостоятельный узел — цифровое логическое устройство, или может входить в состав арифметическо-логического устройства (АЛУ) в вычислительной машине (системе). 301

Сумматоры классифицируются по количеству разрядов суммиру суммируеемых чисел — одноразрядные и многоразрядные. Одноразрядный сумматор — для суммирования двух одноразрядных двоичных чисел с учетом возможного переполнения в разряде при суммировании. Одноразрядные сумматоры подразделяют по количеству входов на полу полусумматор сумматор и полный сумматор. Полусумматор Полу сумматор имеет два входа, что позволяет суммировать два одноразрядных двоичных числа без учета переполнения, имеющегося в одном из слагаемых одноразрядных чисел, полученного при предыдущем действии. Полный сумматор имеет три входа, что позволяет суммировать два одноразрядных двоичных числа с учетом переполнения, имеющегося в одном из слагаемых одноразрядных чисел, полученного при предыдущем действии, т.е. можно суммировать одноразрядное число с двухразрядным. Многоразрядный сумматор — для суммирования двух многоразрядных двоичных чисел с учетом возможного переполнения в разрядах многоразрядного числа при суммировании. Многоразрядные сумматоры подразделяют: – по виду выполняемых математических операций — суммирующие, вычитающие, умножители и др., что определяется разновидностями кодов, в которых представлены числа для сумматора. – по виду системы счисления — двоичные и десятичные, что определяется кодами суммиру суммируемых емых чисел: двоичные — числа представлены в двоичной системе счисления; десятичные — числа представлены в двоично-десятичной системе счисления; – по способу ввода кодов слагаемых чисел — последовательного и параллельного действия; в сумматорах последовательного действия коды слагаемых чисел вводятся последовательно разряд за разрядом, начиная с младшего разряда; в сумматорах параллельного действия коды слагаемых чисел подаются в параллельном коде, т.е. одновременно все разряды кодов чисел. – по способу переноса сигнала переполнения — с последовательным (сквозным), параллельным (групповым) переносом сигнала переполнения в разрядах; с последовательным (сквоз302

ным) переносом — сигнала переполнения в разрядах передается последовательно от разряда к разряду; с параллельным (групповым) переносом — сигнал переполнения в разрядах передается параллельно от каждого младшего разряда (группы) на каждый старший разряд. Одноразрядные сумматоры. По числу входов различают два типа одноразрядных комбинационных сумматоров: полный сумматор, имеющий три входа, и полу полусумматор, сумматор, имеющий два входа. Результат Резуль тат сложения двух или трех одноразрядных двоичных чисел представляет собой двухразрядное число. Младший разряд резуль результата тата формируется на выход S и называется частичной суммой, а старший разряд, формиру формируемый емый на выход р, называется переносом. Одноразрядный полусумматор. Рассмотрим принцип построения комбинационного полусумматора для суммирования двух одноразрядных двоичных чисел а и b с учетом возможного переполнения разряда при суммировании. Таким образом, для записи переключательной функции, определяющей процесс функционирования полусумматора, полу сумматора, определяем аргуметы и функции. Слагаемые а и b являются аргументами, т.е. входами схемы полу полусумматора, сумматора, а выходами, т.е. функциями, являются S — частичная сумма и p — перенос (переполнение). В таблице истинности (табл. 8.17) отражен процесс функционирования одноразрядного сумматора на три одноразрядных двоичных числа. Таблица 8.17 Таблица истинности (переходов) комбинационного полу полусумматора сумматора для суммирования двух одноразрядных двоичных чисел с учётом возможного переполнения разряда Аргументы

Функции

Описание процесса функционирования

a

b

S

p

0

0

0

0

S=a+b=0+0=0, S=a+b= 0+0=0,

р=0, р= 0, (00)2=( =(0) 0) 10

1

0

1

0

S=a+b=1+0=0, S=a+b= 1+0=0,

р=0, р= 0, (01)2=( =(1) 1) 10

0

1

1

0

S=a+b=0+1=0, S=a+b= 0+1=0,

р=0, р= 0, (01)2=( =(1) 1) 10

1

1

0

1

S=a+b=1+1=0, S=a+b= 1+1=0,

р=1, р= 1, (10)2=( =(2) 2) 10 303

На основании таблицы истинности (табл. 8.17), отражающей работы полу полусумматора сумматора на основе правил математического суммирования чисел в двоичной системе счисления, записываем переключательную функцию для S и p в виде СДНФ:

Оптимальным схемным решением построения полу полусумматора сумматора для реализации функции СДНФ SДНФ является применение логического С элемента неравнозначности (рис. 8.33 а), а для функцииСДНФ р — логического элемента И. Также схемное решение функции СДНФ S может быть выполнено на логических элементах НЕ-И и элементе И (рис. 8.33 б).

а б

в

г

Р ис. 8.33 33.. Од Одно нора разр зря я дны й по пол л усу усум ммат ато ор — фу фун нкц ион иона а льн ьна а я схем хема а: а — с лог логи и ч еск ески и м э лемен лементт ом нер нера а вноз внознач начно носс т и; б — с лог логи и че ческ ски им элемен эл ементт ом НЕ-И; в — на ло логг и чес ческки х эл элемен емента тахх ИИ-НЕ; НЕ; г — ус условно ловное е г ра рафи фиче ческо ское е о б озн означен ачение ие 304

Если представить функциональную схему логического элемента неравнозначности через базисные логические элементы И-НЕ, то функциональная схема полу полусумматора сумматора примет вид, показанный на рис. 8.33 в, соответствующий функциям S и p в базисе И-НЕ. ∨ ba = Sa ba СДНФ =

∨ = () ∨ba ∨∨ = () ∨ba ∨∨ () ba ba ∨∨ ba ab ba aa() bb ba

= ab () ∨ ab∧∨()ab

= aa ∧ () ab= ИН () bb S−

Е

=b

;

pa b. СДНФ == ba Условное графическое обозначение полу полусумматора, сумматора, независимо от схемного решения, показано на рис. 8.33 г. При построении функциональных схем обычно ставится задача оптимального проектирования с требованиями максимального быстродействия и обеспечения минимального количества однотипных логических элементов. Быстродействие в основном определяется задержкой логических элементов НЕ, поэтому для получения максимального быстродействия сумматоров необходимо проектировать схему с минимальным числом последовательно включенных логических элементов НЕ. Одноразрядный полный сумматор. Одноразрядный полный сумматор предназначен для суммирования трех одноразрядных двоичных чисел. В таком сумматоре имеется три входа a, b и c и два выхода S и р. На входы а и b можно подавать значения суммиру суммируемых емых одноразрядных чисел, а на вход с — значение переноса из соседнего младшего разряда. В этом случае сумматор называется полным сумматором, т.к. при суммировании одноразрядных чисел учитывается перенос из младшего разряда. Если трехразрядный сумматор использовать только для суммирования трех одноразрядных чисел, без учета переноса из младшего разряда, то сумматор также будет называться неполным сумматором — полу полусумматором. сумматором. В таблице истинности (табл. табл.8.18) 8.18) отражен процесс функционирования сумматора для трех одноразрядных чисел, без учета переноса из младшего разряда. Также данную таблицу истинности можно рассматривать как таблицу таблицу,, представляющую процесс функционирования полного одноразрядного сумматора на два одноразрядных двоичных числа с суммированием поступающего переноса в разряд, в качестве которого рассматривается третий вход схемы сумматора. 305

Таблица 8.18 Таблица истинности (переходов) одноразрядного сумматора на суммирование трёх одноразрядных двоичных чисел Аргументы

Функции

Описание процесса функционирования

a 0

b 0

c 0

S 0

p 0

S=a+b+c=0+0+0=0, S=a+b+c= 0+0+0=0, р= р=0, 0, (00) 2=( =(0) 0) 10

1

0

0

1

0

S=a+b+c=1+0+0=0, S=a+b+c= 1+0+0=0, р= р=0, 0, (01) 2=( =(1) 1) 10

0

1

0

1

0

S=a+b+c=0+1+0=0, S=a+b+c= 0+1+0=0, р= р=0, 0, (01) 2=( =(1) 1) 10

0 1

0 1

1 0

1 0

0 1

S=a+b+c=0+0+1=0, р=0, S=a+b+c=0+0+1=0, р=0, (01) 2=( =(1) 1) 10 S=a+b+c=1+1+0=0, S=a+b+c= 1+1+0=0, р= р=1, 1, (10) 2=( =(2) 2) 10

1

0

1

0

1

S=a+b+c=1+0+1=0, S=a+b+c= 1+0+1=0, р= р=1, 1, (10) 2=( =(2) 2) 10

0

1

1

0

1

S=a+b+c=0+1+1=0, S=a+b+c= 0+1+1=0, р= р=1, 1, (10) 2=( =(2) 2) 10

1

1

1

1

1

S=a+b+c=1+1+1=1, S=a+b+c= 1+1+1=1, р= р=1, 1, (11) 2=( =(3) 3) 10

На основании таблицы истинности (табл. 8.18) переключательные функции в СДНФ для S и р имеют вид: = ⊕ ⊕ Sa bc∨∨∨ ab ca bc ab abca ca bc;. СДНФ =

∨∨ bc ab abca ca ∨ bc ab abcc

pa =

СДНФ

На рис. 8.35 показана одна из возможных функциональных схем полного одноразрядного сумматора на три двоичных числа, которая построена на основе минимизированных функций S СДНФ (аналитиСДНФ чески) и рСДНФ (графически на рис. 8.34), имеющих вид:

=ca () bc ∨ ab ∨∨ Sa bc∨∨∨ abca ab ca bc ab abca abca ca bc СДНФ =

= ca (( ab abca

∨bc ∨∨ bccb bc cb) bc

∨∨ ()ab ca ac ∨∨ ) ∨ ab acca ac ca() bc∨∨ abb ab b aab abcc= = ((bc a∨ ccb ∨∨ ∨∨ ca∨∨()bc ba ∨∨ ) b ) ac() ba abcc= ab = (( ab ∨ ∨∨ )( bb ca ∨ )) )c) ∨abca= () ∨∨ ∨∨ )( ∨∨ )( )) ca bc (( ab bc ac∨∨ ∨abca= () ∨∨ bc ( () ()ab∨∧ ()bc∨∧ () ac∨∨ ) ab abcc = )) = ()ab ∨ ∨∨ ∨∨cb )(ca∧ ∨ ∨∨ ca(( bb ba ca bc = )a∨c bc= = ()ab ∨ ∨∨ ∨∨ac ca( ba bba∨ aac∨∨∨ abca ab ca bc bbc accb cbcca )) c ∨ = ()ab ∨ ∨∨ ∨∨bc bc ∨ ab =() ∨∨bc(( ab ∨ ∨ ∨∨ ca() ba ca abca ca ac abcb ∨abca= () ∨∨ ( ∨ )( ∨∨cb )c ∨ bc (( ab∨∨ ac1 ))bb∨∨ca bc= ab ∨ cca a ba ∨abcS = ДНФ ; = ∨∨ pa abca ab ca bc∨ ab abca ca ca bb =cpДН СДНФ = ∨ bc∨∨ ДНФ Ф . 306

Р ис. 8 .34. М и н и м изи изир р у ю ща щая я к а р т а К ар арно но д л я фу фун н к ц и и р п ол олно ногг о однора од норазз ря ряд д ног ного о с у м м ат атора ора

а

б

Р ис. 8 .35. Од Одн н ор ора а з ря ряд д н ы й су сум м м ат ато о р: а — фу фун н к ц ион иона а ль льна ная я схем схема; а; б — ус условно ловное е г р афи афическо ческое е о б озн означен ачение ие

Функция pa ca ∨ bb ∨ c является составляющей функции S, ДНФ = но берется без инверсии. Недостатком схемы на рис. 8.35 является то, что в ней одновременно присутствуют логические элементы с функциями И и ИЛИ, что не позволяет создать схему в надежном варианте, т.к. это только возможно при построении схемы в базисе И или И-НЕ. Для построения схемы полного сумматора на два одноразрядных двоичных числа суммированием поступающего переноса в разряд необходимо произвести преобразование функций S и р с применением законов, тождеств и правил алгебры логики, исключая, как и в предыдущем примере, инверсное значение аргументов а, b и с и функциональную зависимость ИЛИ и ИЛИ-НЕ. 307

Рассмотрим пример преобразования функций S и р, записанных из таблицы истинности (см. табл. 8.18), в новом варианте преобразования. Производим преобразование переключательных функций SСДНФ и рСДНФ в базис И-НЕ аналитически для построения функциональной схемы полного одноразрядного сумматора, в которой исключены ложные значения аргументов()ab , , c , на основе законов, правил и тождеств алгебры логики. =СДНФ ∨∨ = ()abbc ∨ca ∨∨ ∨∨ ( ab ∨c bc ab ∨ ab ∨∨ = ()aa ∨ ac ∨∨ ( ab ∨c Sa bc∨= ab abca ca bcca ab bc ca aaba ba abba ab ba bc∨∨ abc bc abca bc aaba aa ba ac abba ba abc СДНФ Sa ∨∨ ∨∨ ∨∨abcc =bb ) bc= )( ) bc aacb∨∨ bccb ac bc cb∨∨ cc abbb bb )(ca∨∨aabb∨∨ aa a c cb caab ab∨∨ abbb ab = (( aaba ∨∨ab ∨∨ ∨∨ab ∨cb bc∨ ac c)( abba ))ba (( bc aaca aa ))aa () abcb =∨((a ∨ )(∨∨bc ))ca∨∨ (( bc ))cb∨∨ aa ba a ac cba abba ab aaca ca bc abcb ()bcab ∨∨ ∨∨ =bb ) bc= (ac cb∨∨ (( aa ()ba ) ab aaba abbb ab bb )bc (ccc ccc ))cba ∨∨ (( bc) aa aaba ∨∨ () bc abbb ac)) cb∨∨ = ((aa ba ∨(( ∨∨ ∨∨ ∨∨ )(∨∨ ))ab ((aaac )( )( acca cb ac cb accb cb =∨((aa ∨ ab )(∨∨ ))cb ∨ aa (( cb (( ∨∨ )(bc ∨∨ )())cca cb ∨∨c)) ba cb bc ∨∨ ∨ ab ∨∨ = bc ((aa bb )(bb cb bc))ab ∨∨ ((aa )(∨ ∨ ∨)) = cb = ((ab∨ ∨∨ ∨∨ ∨(( ∨bb )( )) (( )( ))ca (( ∨∨ )( ca )))(=ca abac)( ab a)) c (( bc acab ab b = ac (( ab∨ ∨∨ ∨∨ )(∨∨ ))bb ∨ ab b∨ )) = bc ab ca ∨∨ ∨∨ bb cb ∨ )) (( ac∨∨ )) ab ca (( )ab )b = aa))ab bc cc = ((ab∨ = ac (( ab∨ )) ab ca ∨∨ (( ∨ )) ))ab ac∨∨ aa))ab (( ac∨∨bc cc bb cb b = = ((ab ∨ ca ∨∨ ab (( ca ∨∨ (( )) ba b = bc )) ∨∨ ab cb∨∨ ac(( ∨ = ((ab )) ∨ ca ∨∨))ab (( )) ba b = ca bc )) ab cb∨∨ ac ∨ = ab ca()ab∨ ca bc() ab ∨ cb )( ab ca=)(ba bc ∨∨ aa ac )(ab ca∨bc )(aac ∨∨ ab cb) bc = ab ca()ab∨ ca bc() ab ∨ cb )( ab ca=)( ba bc bcaa ∨∨ aa ac )(ab ca∨bc)( aac ∨∨ ab cb ) bc ∨∨ = ∧ ac ∨∨ab ∧ ( cb ∨ ∨∨ () bc bb () ba )( ca bb )( ∨∧ bc ab∨) ab = ba bbca ca ba ca ab ∨∨ () bc bb = ∧ ac () ba ∨∨ab ∧ ( cb ab ∨ ∨∨ )( ca bb )( ∨∧bc ab ) ∨ab = ba bbca ca ba ca = aa ∧ ca bc ab ∨∧ ac ab bc ab∨ ∨∧ bb ca ba b = = aa ∧ ca bcab∨∧ ac ab bc ab∨ ∨∧ bb ca ba b = = aa ∧ ca ba bc ∧∧ ac ab bc a∨∧ bbb ca ba==bSИН− Е ; = aa ∧ ca ba bc ∧∧ ac ab bc a∨∧ bbb ca ba =b=SИН− Е ;

∨∨ bc ab = pa bc∨ ab abca ca abca ca() СДНФ =

∨ ab ∨∨ =c bc abca ca bc ab abc

= ab()cc ∨ ∨a ∨ bc= ab∨∨ab = abca bca abca ca bc ∨∨ bc()ab ∨ = ab∨ ab () ca ∨∨ ac ()ab ∨ bc= ab ∨ () (ac )ba abca abcb cb

=

= ab∨ ac()ab∨ bc ∧∧ ac () ab= ab () ab ()bc ab==pИН− Е . На рис. 8.36 а представлена функциональная схема полного сумматора на два одноразрядных двоичных числа в базисе И-НЕ. Такой сумматор (SМ) можно представит как два последовательно включенных полу полусумматора сумматора HS HS1 1 и HS HS2 2 (рис. 8.36 б), в котором первый полусумматор полу сумматор (HS HS1) 1) производит суммирование двух одноразрядных 308

б а в Р ис. 8.36. Одн Однора оразр зря я дн дны ы й су сум м ма матор: тор: а — ф у нк нкц ц иона ль льна ная я с хема в ба базис зисе е И-НЕ; И-Н Е; б — н а ос основе нове дв двуу х по полу лусу сум м мат маторо оров в; в — условно условное е г рафи рафическо ческое е обозначение об означение

полусуммасуммачисел a и b с получением суммы0Sи переноса р0. Второй полу тор (HS HS2) 2) производит суммирование суммы первых двух слагаемых чисел S0 (a и b) и одноразрядного числа с, а на выходе выдается сумма S0, которая является и общей суммой S, и переполнение1. Обр щий сигнал переноса (р) формиру формируется ется на логическом элементе ИЛИ на основе р0 и р1. В соответствии с переключательными функциями, характерными для полу полусумматоров, сумматоров, запишем функцию для полу полусумматоров сумматоров HS1 HS 1 и HS HS2 2 в схеме рис. 8.36 б: HS1 HS 1

∨ bр ;; = ab Sa 00= ba

HS2 HS 2

== 10 ()ab∨∨ab ca() ∨ SS ba bc=

∨ S ccS S

= ;( 1 = ab∨ ab ); cS cр

00

c

= () ba ∨ bc ∨ ab= Sc . рa 0 ∨ ab Докажем справедливость этих функций, соответствующих функциям полных сумматоров на отдельных логических элементах. В соответствии с таблицей истинности для одноразрядного полного сумматора и проведенных преобразований, переключательные функции S и р для полного сумматора имеют вид: Sa

bc= ab abca ∨ ca bc ∨∨ab abca ca

=bc() ab abca ∨ca ∨∨ bc () ab abcc cc = ab () ∨ ab ∨∨ ca()ba b =

== ca ∨ bc ∨∨(( ab )(∨∨ ab)) = ()ca ∨ ∨∨ () ba (( ba bc = ca ( b∨ aab b)(∨∨ ca ()

ba∧∨ () bc )( =

= ca ∨ bc∨ ( aaa a ab∨∨ab bb ∨ () ba

ab∨ )( ab ∨∨ ()ca

)( ∨∨ ab )) = ab ba ()∧∨ ) b =

)( ca = ba ∨∨ bc )( ab ab ∨ );0=cS ∨ 0cS

309

Sa

bc= ab abca ∨ ca bc ∨∨ab abca ca

=bc() ab abca ∨ca ∨∨ bc () ab abcc cc = ab () ∨ ab ∨∨ ca()ba b =

== ca ∨ bc ∨∨(( ab )(∨∨ ab)) = ()ca ∨ ∨∨ () ba (( ba bc = ca ( b∨ aab b)(∨∨ ca()

() bc )( = ba∧∨

= ca ∨ bc∨ ( aaa a ab∨∨ab bb∨ () ba

)( ∨∨ ()ca ab∨ ab

)( ∨∨ ab )) = ab ()∧∨ ) b = ba

ca )(= ba ∨∨ bc )( ab ab ∨ );0= cS ∨ 0cS

∨ bb ∨ ca = () ∨∨ pa= ca cb ca =bc () ∨ab ∨ .ab Для доказательства равенства функций переполнения — переноса рc= () ab∨ ∨abи рa =() ba∨ bc ∨abпроведем математическо-логические преобразования функции pa , cсостав∨∨ bc ab bc∨ ab abca ca abc СДНФ = ленной в соответствии с таблицей функционирования (перехода) полного сумматора:

∨∨ bc abca ∨ ab ∨∨ ∨∨ =c () () pa= bc∨ ab abca ca ab= ca() bc abca ca bc ab abca ca bc ab abc = bc()aa ∨ ∨ ∨∨ ∨∨ac ab = ac()bb ∨∨ ab() cc = bc∨ ac∨ ab=() bc = cb () ∨ aa∨ b; = () ab pa= bc∨ ab bcc∨∨ abca ab ca bc= () abca ab∨ ca bc∨∨ abca ca bc = ca ∨ ba ∨∨ bc ∨b = 0 ca ∨ b () ba () ba a∨ bS cc= ( ab a). На основании проведенных преобразований можно сделать вывод о равенстве функций р:рc= ()ab ∨ ∨ ab= () ab∨∨abca b , где полусумматора сумматора ()ba ba∨ =ab ∨ab — является функцией суммы первого полу (HS HS1) 1) слагаемых a и b —()ab ∨ab = S0, что равнозначно ()ba∨ = S0. Отсюда видно, что функции S и p имеют видSc = ()ab∨ ∨∨ca b () и pc= ()ab ∨ ∨ ab. В данных функциях имеются общие элементарные функции ()ab abÚ и ab, где (a∨b) — является функцией передачи (распространения) переноса и имеет значение лог лог.. 1 при одном из значений лог лог.. 1 одноразрядных чисел a или b, что указывает на возможность переполнения при суммировании с третьим одноразрядным числом с, равным лог лог.. 1; обозначается d (d=a∨b); ab — является функцией генерации (формирования) переноса, т.е. при a и b, равных лог лог.. 1, функция генерации дает лог лог.. 1, т.е. сигнал переноса; обозначается g (g=ab). Отсюда p=cd cd∨ ∨g, аSс = ab () ∨ ab ∨∨ ca()ba bc = dc∨ dчто , соответствует ству ет закону функционирования схемы на рис. 8.36 б и всем схемам полных сумматоров. Таким образом, функциональная схема, реализующая функцию переноса (р) в схеме полного сумматора, может быть построена на логических элементах И и ИЛИ (D3, D4, D5, D6) (рис. 8.37). 310

Р ис. 8.37 8.37.. Ф у н к ц иона ионал л ьн ьна а я схе схема ма од однора норазз ря ряд д ног ного о су сум м м ат атора ора с э лемен лементт а ми нера нер а вноз внознач начно ност сти, и, И и И ЛИ

Аналогично преобразу преобразуем ем функцию суммы для построения одноразрядного полного сумматора S:

∨∨ bc ab = () Sa= bc∨ ab abca ca abca ca

∨ ab ∨∨ () bc abca ca

bc abc ab=c

= ca () ba ∨ bc∨∨() ab ab = S Sc c0 ∨ S0 . В резуль результате тате минимизации видно, что для реализации функции S необходимо два логических элемента «исключающее ИЛИ» (D1, D2). Первый элемент «исключающее ИЛИ» (D1) необходим для реализации функции двух аргументов а и b —ab Úab, т.е. промежуточной суммы (S0), второй элемент «исключающее ИЛИ» (D2) — для реализации функции общей суммы (S) двух аргументов0Sи с — cS0 Ú cS0 . Построенные три разные по схемотехническому решению функциональные схемы полных сумматоров на основе одного описания процесса функционирования в таблице истинности доказывают доказывают,, что различный подход в преобразовании исходной функции вида СДНФ или СКНФ может дать различный резуль результат тат для построения схемы. Таким образом, можно сделать вывод о том, что, решая задачу построения функциональной схемы, можно выбрать один из оптимальных вариантов, удовлетворяющих требования, предъявляемые к схемам: надежность, быстродействие, сложность. Полные одноразрядные сумматоры могут быть использованы и для проведения математической операции вычитания одноразрядных чисел в двоичной системе счисления. 311

Выполнение операции математического вычитания основано на алгоритме поразрядного вычитания в двоичной системе по правилам: −– вычитание начинается с младшего разряда; −– при вычитании возникает необходимость занимать единицу из старшего разряда, уменьшаемого отличного от нуля, когда цифра разряда вычитаемого больше, чем в разряде уменьшаемого; −– занимаемая единица в старшем разряде равна двум единицам младшего разряда; −– во всех промежуточных разрядах уменьшаемого, от разряда, для которого производиться заем, до разряда, из которого производится заем, нули заменяются единицами. Рассмотрим пример вычитания (рис. 8.38), например, из двоичного числа (1100)2 необходимо вычесть двоичное число (0111) 2, т.е. из (12)10 вычесть (7)10 10. В нулевом разряде уменьшаемое оказалось меньше вычитаемого, и был осуществлен заем числа, равного (4)10=( =(11) 11) 2+( +(1) 1) 2=( =(100) 100) 2, только из второго разряда для нулевого

Рис. 8.38. При Пример мер выпо пол лнен ени и я выч ит ита ан ия ч исе исел л в двои оично чной й сис исттеме счислен сч ислени ия 312

разряда, т.к. в первом разряде (20) . В промежуточном первом разряде нуль заменен на единицу единицу.. Аналогично производится заем для остальных разрядов. Количественное значение заема представляется в двоичной системе счисления и соответству соответствует ет частному от деления весового соотношения разряда, из которого происходит заем, на весовое соотношение разряда, в который присходит заем. Из примера видно, что алгоритм вычитания отличается от аналогичного алгоритма сложения тем, что значению разрядов вычитаемого и значению заема (переноса из предыдущего разряда) приписывается знак мину минус. с. По аналогии с полным одноразрядным сумматором, рассмотрим принцип построения схемы полного одноразрядного вычитателя, представляющего величину a–b–c в виде частичной разности r, и заема — z, при этом справедливо равенство a–b–c a–b–c= =–2z+r. Переключательные функции, реализу реализуемые емые таким переключателем, приведены в табл. 8.19. На основании таблицы истинности (см. табл. 8.19) записываем переключательную функцию в аналитическом СДНФ виде для r и z: ra = bc ∨ab abca ca∨∨ bc ab abc c; za = bc ∨ab abca ca∨∨ bc ab abc c. Производим преобразование функции заема (z) графическим методом при помощи карты Карно (рис. 8.39). Полученную функцию преобразуем ем аналитически для вывода функциональ∨ bb ∨ c преобразу za= ca ной записи с аргументами b и c в инверсном виде. Таблица 8.19 Таблица истинности (переходов) полного одноразрядного вычитателя Аргументы

Функции

Описание процесса функционирования

a 0

b 0

c 0

r 0

z 0

r=a–b–c=0–0–0=0, r=a–b–c= 0–0–0=0, z=( z=(00) 00) 2=(0) =(0) 10

0

0

1

1

1

r=a–b–c =0–0–1=1, z=( z=(10) 10) 2=( =(2) 2) 10

0

1

0

1

1

r=a–b–c =0–1–0=1, z=( z=(10) 10) 2=( =(2) 2) 10

0

1

1

0

1

r=a–b–c =0–1–1=0, z=( z=(10) 10) 2=(2) =(2) 10

1

0

0

1

0

r=a–b–c =1–0–0=1, z=( z=(00) 00) 2=(0) =(0) 10

1

0

1

0

0

r=a–b–c =1–0–1=0, z=( z=(00) 00) 2=( =(0) 0) 10

1

1

0

0

0

r=a–b–c =1–1–0=0, z=( z=(00) 00) 2=( =(0) 0) 10

1

1

1

1

1

r=a–b–c =1–1–1=1, z=( z=(10) 10) 2=(2) =(2) 10 313

Р ис. 8 .39 39.. М и н и м из изи и ру рующ юща а я к а р т а К арно д л я фу фун н к ц и и «z» по пол л ног ного о одно од нора разз р я д н ог ого о су сум м м ат атор ора а д л я дей дейст стви вий й вы выч читани я

∨ bb ∨ ca = ∨∨ za= ca ca bb =ca() ∨ ∧∨ ca()

∧∨ () bb

c=

= ()aa∨ ac∨∨ ( bc ) = ab bc ∧∨ = ()aa ∨ ca ∨∨bb cb∧∨ () = (() (ab ) ab abca ∨∨ ca

∨ bc∨∨ab ∨∨ab ca=() ba abbb bb ∨∨ ca ca cc abcb cb cc=

bb ca ∨∨ ca )(

=bc() ∧ 1 ∨∨ab bc ∨∨)( ac

= ab bc ∨ ). ac ∨

Производим преобразование функции разности (r) аналитически для вывода функциональной записи с аргументами b и c в инверсном виде. ra bc= ab abca ca ∨ bc ∨∨ab abca ca() =bc ab abca ∨ca bc ab abcc cc() = ab ∨ ab() ∨∨ ca ba b = () ∨∨ = cca ∨∨aa ∨∨))bc () ab∨ ab =() ca∨∨ ∨∨ (( )( ()ba bc () ab ab= a ba bb = ca ba ∨∨ ab )( ∨)( ∨∧ ( ∨ bbc )( c∨∨ ab ab)( = ca caba ba∨ )(bc ab= ca caba ba bc

= ab) ab

= ca ba )∨∧ ( ca ba() ∨ ba= ⊕⊕bc . ( ∨ b)( Сравнивая полученную функцию r (разности) и z (заема) с функциями S (сумма) и p (переполнение) для построения полного сумматора, приходим к выводу выводу,, что операция вычитания будет реализована двоичным сумматором, если двоичные переменные b и c, а также функцию z представить как отрицательные числа, т.е. в инверсном виде (см. рис. 8.39). Функциональная схема одноразрядного полного сумматора, производящего вычитание, показана на рис. 8.40. Анализируя Анализиру я переключательную функцию, отражающую работу полного одноразрядного сумматора в режиме суммирования (функция для S) и переключательную функцию, отражающую работу полного одноразрядного сумматора в режиме вычитания (функция 314

а

б

Рис Ри с. 8. 8.40. 40. Одно дноразр разря я дный сумма тортор-вычита вычита тель : а — фу фун н к цион циона а льн льная ая схема; схем а; б — ус условно ловное е г ра рафи фическо ческое е об обо о значен значение ие

для r), можно отметить их равенство. Принципиально отличаются функции переполнения — p и заема — z. В соответствии с этими рассуждениями можно сделать вывод о том, что полный сумматор на вычитание можно построить как полный сумматор на сложение из двух полу полусумматоров сумматоров на вычитание на основании закона ассоциативности (объединения). Данный вариант построения полного сумматора на сложение на основе двух полусумматоров полу сумматоров был рассмотрен ранее на рис. 8.36 б. Рассмотрим аналогичное построение полного сумматора-вычитателя на основе синтеза логического устройства, способного производить математическое вычитание трех одноразрядных чисел a–b–c в виде частичной разности — r и заема — z. Решение поставленной задачи синтеза проведем в два этапа: −– построение вычитателя (первого одноразрядного полусумматора — первая ступень) чисел a и b с получением промежуточной разности r0 и промежуточного заема 0z; −– построение вычитателя (второго полусумматора) полусумматора) чисел r 0 (промежуточной разности) и с, учетом промежуточного заема и с получением окончательного резуль результата тата разности r и заема z. 315

Таблица 8.20 Таблица истинности вычитателя для двух чисел с получением промежуточной разности и промежуточного заёма (первая ступень) a

b

r0

z0

Описание процесса функционирования

0

0

0

0

0–0=0

1

0

1

0

1–0=1

1

1

0

0

1–1=0

0

1

1

1

0–1=(10) 2=( =(2) 2) 10 — заем 22-хх единиц; в остатке заем равен 1 (z= z=1) 1)

Для решения задачи синтеза первого одноразрядного полу полусуммасумматора в режиме вычитания чисел a и b составим таблицу истинности, отражающую процесс функционирования схемы с учетом правил вычитания двоичных чисел (табл. 8.20). На основании таблицы функционирования (см. табл. 8.20) переключательные функции вида СДНФ для 0r и z0 будут иметь вид: ∨ bz ; = ab . По данным функциям строится функциональra 00= ba ная схема полу полусумматора-вычитателя сумматора-вычитателя первой ступени (рис. 7.41). Решение задачи синтеза-построения второй ступени сумматора (второй полу полусумматор) сумматор) также рассмотрим по таблице функционирования (табл. 8.21) с учетом того, что уменьшаемым будет промежуточная разность 0r, а вычитаемым — число с. Процесс функционирования рассматривается с учетом промежуточного заема z табл. 0. В 8.21 в столбце с0rотражены дополнительные столбцы со значениями r 0 и z0 при вычитании чисел a и b, рассмотренных при построении первой ступени сумматора. Введение таких дополнительных столбцов со значениями чисел a и b при рассмотрении второй ступени сумматора позволит произ-

а

б

Ри с. 8. Рис 8.4 41. Одн Однораз ораз рядный по полус лусумма умма тор тор--вычитате ль ль:: а – фу фун н к ц иона ионал л ьн ьна а я с хема хема;; б – ус условно ловное е г раф рафи и че ческое ское об обоз означен начение ие 316

Таблица 8.21 Таблица истинности вычитателя для двух чисел с учётом промежуточной разности и промежуточного заёма (вторая ступень) a

b

0

Аргументы

Функции

Описание процесса функционирования

1

r0 1

c 0

z0 1

r 1

z 1

(z)r= r0(z0)–c= c=1–0=(1)1 1–0=(1)1

0

0

0

1

0

1

1

(z)r= r0(z0)–c= c=0–1=(1)1 0–1=(1)1

1

0

1

1

0

0

0

(z)r= r0(z0)–c= c=1–1=(0)0 1–1=(0)0

0

0

0

0

0

0

0

(z)r= r0(z0)–c= c=0–0=(0)0 0–0=(0)0

0

1

1

1

1

0

1

(z)r= r0(z0)–c= c=1–1=(0)1 1–1=(0)1

1

1

0

1

0

1

1

(z)r= r0(z0)–c= c=0–1=(1)1 0–1=(1)1

1

1

0

0

0

0

0

(z)r= r0(z0)–c= c=0–0=(0)0 0–0=(0)0

1

0

1

0

0

1

0

(z)r= r0(z0)–c= c=1–0=(1)0 1–0=(1)0

вести сравнение таблиц функционирования полного сумматора-вычитателя на основе единой схемы (табл. 8.20) и схемы на основе двух полусумматоров-вычитателей полу сумматоров-вычитателей (табл. 8.21). На основании таблицы функционирования (см. табл. 8.21) переключательные функции вида СДНФ имеют вид: = 00 cz∨ 0rc 0zr ∨ 0 cz rrСДНФ = 00cz ∨∨∨ rc0 zr 0rc zr 0 cz 0 0 0 0; zrСДНФ =

0

zr cz0 ∨∨rc 0 0

00

cz∨ 0rc 0zr=

00

cz∨∨0 rc0 zr 00 cz .

По карте Карно (рис. 8.42 б) минимизиру минимизируем ем переключательную функцию rСДНФ к виду ДНФ. В переключательную функцию вида ДНФ r НФ Д подставляем значения аргументов0 иr z0, полученные при построении первого каскада сумматора-вычитателяra ( = ba ∨ bz ; = ab). 00

а б Р ис. 8 .42. М и н и м и зи зиру рующ ющие ие к ар артт ы К ар арно но п ер ерво вой й с т у п ен ени и (ка каск ска а д а) сум су м мат матора-выч ора-выч и тат тател еля: я: а – д л я фу фун н к ц и и «r «r» »; б – д л я фун к ци ции и «z» 317

rrДНФ =

0

∨ ab caba cz0∨ rc ca∨∨ ba() babc . 0 = ()ab

По карте Карно (рис. 8.42 а) минимизиру минимизируем ем переключательную функцию zСДНФ к виду ДНФ. В переключательную функцию вида ДНФ z подставляем значения аргументов r0 и z0, полученные при построении первого каскада сумматора-вычитателя ra ∨ ;bz = ab). r(00 a= ba

∨ ab ca ∨∨ () ba ba. b zrДНФ = 0 cz0∨ 00 rz = () ab caba ba По полученным функциям r0, z0, r и z строим функциональную схему полного сумматора-вычитателя (рис. 8.43). В переключательных функциях r и z, отражающих процесс функционирования сумматора-вычитателя, построенного на двух полусумматорах-вычитателях, имеются общие составляющие (части) функций — ()abÚÚ ab ca caba baи () ba b. Такая функциональная взаимосвязь двух функций (r и z) от одних и тех же аргументов, через общие составляющие, улучшает качество схемотехнического решения логического устройства. В этом случае схема содержит меньше логических элементов, что повышает надежность схемы. Данное утверждение можно проверить, если сравнить функциональные схемы полного сумматора-вычитателя на рис. 8.40 и 8.43. В схеме на рис. 8.43, в которой имеются общие составляющие для функций r и z, количество логических элементов меньше, чем

а

б

Р ис. 8.4 8.43. 3. Од Однор нораз азря ряд д ны ный й су сум м мат матор ор--вы выч ч и тат тател ель ь с п ромеж ромежуу т оч очн н ым ыми и резу ре зульт льтат атам ами и r 0 и z0: а — фун функк цион циона а ль льна ная я схема схема;; б — условно условное е г рафи рафическо ческое е обозначение об означение 318

в схеме на рис. 8.40, где функции r и z не имеют общих составляющих. Меньшее количество логических элементов в функциональной схеме упрощает схемы и ускоряет процесс функционирования, т.е. проход сигналов с входов на выход при выполнении логических операций. Вообще, схему полного сумматора-вычитателя можно представить, как два полу полусумматора-вычитателя, сумматора-вычитателя, когда первая ступень выполняет действия с аргументами а и b, и резуль результатом татом действия являются r0 и z0. Вторая ступень выполняет действия с аргументами с, r0 и с, а резуль результатом татом действия являются r и z, где z формиру формируется ется с учетом z0. Для первой ступени с аргументами а и b функции имеют вид, рассмотренный ранее функции: ra ∨ bz ; = ab . 00= ba Для второй ступени с аргументами a, b и c функцию получаем на основании функций: ra = bc ∨ab abca ca∨∨ bc ab abc cи za =bc ∨ abca ab ca ∨∨ bc ab c . ra

bc= ab abca ∨ ca bc ∨∨ab abca ca() =bc ab abca ∨ca bc ab abcc cc() = ab ∨ ab() ∨∨ ca ba b = () ∨∨

= cca a ()ba∨∨ bc

() ab ∨ab =cr ∨cr 0 0 .

∨∨ bc ab =ca () za= bc∨ ab abca ca

∨ ∨∨ () bc ab abca ca

() bc abcc ab=cc

∨ab ∨∨ = ab() ab cc

= c(aab b ab ∨∨ )(ab =ca ba∨ba).∨bc = 0 rz ∨ 0 В резуль результате тате полученных функций0r, z0, r и z построим структурно-функциональную схему сумматора-вычитателя на двух полу полусумсумматорах-вычитателях (рис. 8.44) с учетом, что cr 0 – заем во втором разряде.

Р ис. 8.4 8.44. 4. Од Однор нора а з ря ряд д н ы й су сум м м ат атор ор н а д ву вухх пол полусу усум м ма матт ор ора ах 319

Различные схемотехнические решения функциональных схем сумматоров-вычитателей показывают широкие возможности построения схем вычитателей, как и суммирующих устройств. В интегральной схемотехнике выпу выпускаются скаются типовые схемы быстродействующих полных одноразрядных сумматоров, способных выполнять операции суммирования и вычитания при определенных условиях. К таким схемам относится, например, интегральная микросхема К155ИМ1 (КМ КМ155ИМ1), 155ИМ1), на основе которой реализуется лизу ется функция Sa = ⊕ и функция bc∨∨∨ abca ab ca bc ab abca ca ⊕ bc СДНФ = ∨∨ bc ab .c pa bc∨ ab abca ca abc СДНФ = Микросхема К155ИМ1 (рис. 8.45) представляет собой быстродействующий одноразрядный сумматор SM, имеющий четыре входа: входы А и В, обеспечивающие прием информации одноразрядных чисел a и b, вход переноса р с предыдущего разряда, прямой выход S и инверсный p выходы суммы и инверсный выход переносаp в последующий разряд. Наличие инверсных входов A,34 A и B,34 B дает возможность использовать сумматор SM для выполнения операции вычитания. В этом случае вычитаемое подается в прямом коде на один из инверсных входов, и внутри схемы производится инвертирование входных сигналов.

а

б

Р ис. 8.45 8.45.. Ми Микк р осх осхема ема сер серии ии К15 155И 5ИМ М1: а — фу фун н к ц иона ионал л ьн ьная ая схема однора од норазря зряд д ног ного о су сум м ма матор тора; а; б — ус условное ловное г рафи рафиче ческое ское о бо бозначен значение ие 320

При выполнении операции сложения на инвертирующие входы лог.. 1, а при выполнении операции A,34 A и B,34 B подается уровень лог лог.. 0, т.е. «^». вычитания на прямые входыA,12 A и B,12 B подается лог Многоразрядные двоичные сумматоры. Для суммирования двух многоразрядных двоичных числа на каждый разряд необходим один полный одноразрядный сумматор. Только в младшем разряде можно обойтись полу полусумматором. сумматором. Многоразрядные сумматоры подразделяются: −– по способу ввода кодов слагаемых: • сумматоры последовательного действия, в которых коды числа вводятся последовательно разряд за разрядом, начиная с младшего разряда; • сумматоры параллельного действия, в которых каждое слагаемое подается в параллельном коде, т.е. одновременно все разряды. −– по способу переноса сигнала переполнения: • сумматоры с последовательным переносом сигнала переполнения в разрядах; • сумматоры с параллельным переносом сигнала переполнения в разрядах; • сумматоры с групповым переносом сигнала переполнения в разрядах. Многоразрядный сумматор параллельного действия с последовательным переносом сигнала переполнения в разрядах показан на рис. 8.46. Сумматор состоит из трех одноразрядных сумматоров, соединенных последовательно между собой по выходу и входу переполнения (р). Сумматор, представленный на схеме, позволяет суммировать два трехразрядных числа 0(,AA1, A2 и B0, B1, B2). Для выполнения суммирования в младшем разряде можно использовать полу полусумматор сумматор (D1). При типовом построении схемы многоразрядного сумматора в младшем разряде применяют полный сумматор одноразрядных чисел, и в этом случае вход «с» подключают к нулевой шине (^). При подаче слагаемых цифр их разряды поступают на соответствующие одноразрядные сумматоры. Каждый одноразрядный сумматор формиру формирует ет на своих выходах цифру цифру,, соответствующую сумме 321

а

б

Р ис. 8.4 8.46. 6. М но ногг ора оразз ря ряд д н ы й с у м м ат атор ор па пара рал л ле лел л ьн ьног ого о д ейс ейстт ви вия я с по после следоват довате е ль льн н ым пер перенос еносом: ом: а — фу фун н к ц ион иона а л ьн ьна а я схем схема; а; б — ус условное ловное г ра рафи фическо ческое е о бо бозначен значение ие

в разряде (S 0,S1,S3) и перенос, предаваемый на вход одноразрядного сумматора следующего, более старшего разряда. Анализируя Анализиру я схему многоразрядного сумматора параллельного действия с последовательным переносом сигнала переполнения в разрядах можно сделать заключение о достаточном быстродействии схемы. Скорость работы схемы снижается только за счет последовательного переноса сигнала переполнения между разрядами. Импульс переноса в каждом разряде формиру формируется ется только после того, как будет сформирован и передан импульс переноса из предыдущего разряда. Наиболее неблагоприятным случаем является появление сигнала переноса в младшем разряде, который последовательно может быть перенесен во все старшие разряды. При этом увеличивается время передачи переносов, т.е. задержка в срабатывании схемы. Многоразрядный сумматор последовательного действия и с последовательным переносом сигнала переполнения в разрядах преобразует образу ет последовательные коды слагаемых многоразрядных чисел в последовательный код их суммы. 322

Схема сумматора последовательного действия показана на рис. 8.47 и состоит из одноразрядного сумматора, выход «р» которого соединен с входом переполнения «с» одноразрядного сумматора (SM) через D-триггер, запоминающий сигнал переноса, возникающий при сумммировании каждого разряда многоразрядных чисел в резель резельтате тате переполнения. Сложение двух многоразрядных двоичных чисел 0(,аа1, а2, а3, … и b0, b1, b2, b3…) начинается с младшего разряда0 (иаb0) и выполняется поразрядно последовательно за столько тактов, сколько разрядов содержится в двоичных числах. Слагаемые А =… 3, а 2, а1, а0 и В =… b3, b2, b1, b0 подаются последовательно на входы а и в одноразрядные полного сумматора SM. Под воздействием сигнала «запись» в виде тактовых импульсов, образовавшаяся цифра переноса в каждом такте сложения запоминается в D-триггере, с выхода которого снимается сигнал переноса iрв следующем цикле сложения и поступает на вход c сумматора SM. Суммируя Суммиру я поданные на входы одноразрядные цифры, одноразпередаваемый рядный сумматор формиру формирует ет новый разряд суммыi, S на приемное устройство. В качестве приемного устройства можно применить сдвигающий регистр, соединение регистра на рис. 8.47 показано пунктиром (RG). Регистр синхронный также управляется

Р ис. 8.4 8.47 7. Ф у н к ц ион иона а л ь на ная я схем схема а м ног ногор ора а з ря ряд д ног ного о с у м ма матт ора последов пос ледоват ате е л ьног ьного о де дейст йстви вия я с пос последов ледова а т ел ель ь н ы м пер перено еносом сом 323

тактовыми импульсами, как и D-триггер, осуществляя сдвиг влево, от старшего разряда к младшему младшему.. Количество разрядов регистра RG должно соответствовать количеству разрядов многоразрядных слагаемых, т.е. регистр RG определяет функциональные возможности многоразрядного сумматора последовательного действия с последовательным переносом. Очевидное достоинство сумматора последовательного действия заключается в малом объеме оборудования, требуемого для его построения. Однако связанная с этим необходимость в непоследовательной обработке разрядов приводит к снижению быстродействия схемы сумматора, по сравнению с сумматорами параллельного действия с последовательным переносом. Таким образом, главным фактором для повышения быстродействия схем многоразрядных сумматоров является ускорение цепей переноса сигнала переполнения в разрядах сумматора. Уменьшение времени распространения сигнала переноса достигается следующими условиями: −– уменьшение числа элементов в основе построения одноразрядных сумматоров, а также в цепях передачи сигнала переноса; −– применение в цепях переноса логических элементов с повышенным быстродействием; −– применение устройств формирования сигнала переносов в параллельной форме; −– применение сквозного (последовательного), параллельного или группового переноса сигнала переполнения от разряда к разряду разряду.. Функциональная схема 44-разрядного разрядного комбиниционного сумматора параллельного действия со сквозным последовательным переносом приведена на рис. 8.48. В таких сумматорах перенос, возникающий в каждом разряде сумматора, зависит от переноса из предыдущего разряда, который, в свою очередь зависит от своего предыдущего разряда переноса. Переключательная функция переноса для одноразрядного полного сумматора вида:pa =ca ∨bb ∨ca = () преcb∨∨ ca bc = () ab∨ ∨ab образуется образу ется к виду:pc= dg∨ , где ga = b и da= ∨ b. Если функция генерации переноса «g» равна лог лог.. 1, то в данной позиции будет вырабатываться поразрядный перенос. Если функ324

Р ис ис.. 8.48. Фу Фун н к цион циона а л ьна ьная я схем схема а 4 -раз разря рядног дного о ком комбин бинац ацион ионного ного сум матор матора а пара ллельно го действия со ск сквоз возны ным м послед последовательны овательны м переносом пер еносом

ция передачи переноса «d» равна лог лог.. 1, то перенос, поступивший в какой либо разряд, будет передаваться в следующий разряд. В сумматорах со сквозным переносом быстродействие повышается за счет упрощения цепи распространения переноса, хотя последовательный характер переноса сохраняется и в этой схеме. Уменьшение времени распространения переноса осуществляется за счет формирования ускоренного или параллельного переноса. Так как каждый последующий перенос должен учитываться в следующем разряде, то это необходимо отразить в формуле переноса, как слагаемое, т.е.pc означает,, что это есть 11 dg∨ − i = ii−− i 1 , где индекс i-1 означает значения, отмеченные в формуле, от предыдущего разряда одноразрядного сумматора. Для более точного пояснения необходимо уточнить, что при записи функции pc= dg∨ слагаемого «с», которое рассматривается при суммировании одноразрядных чисел a, b и c как третье одноразрядное число, в условном графическом обозначении полного сумматора отмечается знаком р — переполнение, что наиболее точно отражает принцип поразрядного суммирования с учетом переполнения. С учетом вышеуказанного, функция переполнения может быть записана в виде, гдеpc а ga== bdи ab ∨ , т.е. отражаi = ii−− 11dg ∨ − i1, ют значения двух слагаемых. Отсюда можно записать функцию переноса для каждого разряда многоразрядного сумматора с учетом того, что для первого разряда 325

лог.. 0 в режиме сложения необходимо по входу 0р подавать сигнал лог и лог лог.. 1 в режиме вычитания. Функциональная схема трехразрядного параллельного сумматора с параллельным переносом показана на рис. 8.49, которая реализует зу ет поразрядное суммирование по формуле: Sa i = ii⊕ b, а переносы по формулам: p0 = 0 в режиме сложения и p0 = 1 в режиме вычитания; pp 10= pp 21= pp 32=

∨ ; dg 00 ∨ = () pd dg gd gg 11 00 ∨ 01 ∨∨10 ∨ gd d2∨ ggg gd 20dp 22= 12 ∨∨01

∨ ; dp dd 01 dd 2d и т.д. 01

10

При большом числе разрядов слагаемых затраты на оборудование сумматоров с параллельным переносом настолько велики, что в чистом виде он практически не применяется. Принцип параллельного переноса использу используется ется в сумматорах с групповым переносом. В этом

Р ис. 8.4 8.49 9. Фу Фун н к ц иона ионал л ьн ьна а я с хема 3 -ра разз ря ряд д ного па пара рал л лел лельног ьного о комбина комби нац ц ион ионног ного о су сумм ммат атора ора пар пара а л л ел ельног ьного о пе перено реносом сом 326

случае полные одноразрядные сумматоры объединяются в группы. Внутри группы перенос, как правило, параллельный, а между группами может быть как последовательный, так и параллельный. При построении многоразрядных сумматоров, работающих в режиме вычитания (числа a и b), одноразрядные сумматоры заменяются вычитателями, соответственно схемой рис. 8.43 или 8.44. В схеме на рис. 8.49 каждый разряд трехразрядного числа а 0, (а суммируется ется в одноразрядном сумматоре, соа1, а2) и b (b0, b1, b2) суммиру ответственно в разрядных сумматорах0, 221, 22, а перенос сигнала переполнения, сформированного в каждой группе, между группами осуществляется в параллельной форме, т.е. одновременно для всех разрядов. Такое схемотехническое решение называется схемой ускоренного переноса (СУП). Переносы из схемы ускоренного переноса поступают во все разряды сумматора одновременно. При этом разрядные сумматоры (02, 21, 22) не содержат цепей формирования переносов, а содержат только схему формирования суммы (S) и промежуточные величины: g — функция (генерации) формирования поразрядного переноса, d — функция распространения (передачи) переноса, для получения которых переносы не требуются. Эти промежуточные величины (g и d) необходимы только для формирования переносов в схеме ускоренного переноса (СУП). Промежуточные величины g и d определяют следующие ситуаозначает,, ции по формированию сигнала переноса: еслиi =g1, то это означает что в i-м разряде перенос (i+ р1 ) в следующий разряд (i+1) необходиi+1 мо формировать независимо от поступления переноса в данный разозначает,, что в данном ряд из предыдущего разряда; еслиi=d1, то это означает разряде (i) перенос в следующий разряд (i+1) должен формироваться только при условии поступления переноса i()риз предыдущего разряда. Данное положение еще раз подтверждается функциями переноса для р1, р2, р3, записанные для сумматора с параллельным переносом. По данным функциям для р1, р2, р3 построены схемы ускоренного переноса в схеме многоразрядного сумматора (рис. 8.49) на логических элементах D1, D2, D3, которые в совокупности составляют целый блок ускоренного переноса (БУП). Входящие в выражения функций р 1, р2, р3 величины g и d (g — генерация переноса, d — распространения переноса) формируются 327

одновременно во всех разрядах сумматора0,(21, 22) и одновременно поступают на входы схемы ускоренного переноса, и, следовательно, в БУП, одновременно формируются переносы, подаваемые в разрядные сумматоры. После поступления переносов из схем ускоренного переноса в разрядные сумматоры, в них происходит формирование сумм S0, S1, S2. Схема блока ускоренного переноса на рис. 8.49 работает по сигналам g и d высокого уровня (лог лог.. 1) и формирует сигналы переноса р высокого уровня — лог лог.. 1. Схемы ускоренного переноса (СУП) могут быть построены также и на срабатывание по сигналам низкого уровня (лог лог.. 0). Для этого соответствующим образом строится функциональная схема одноразрядного сумматора (рис. 8.50) с выходами промежуточных величин: g — генерация переноса иd — распространения переноса. Схема ускоренного переноса может входить в состав сумматора, а может быть выполнена в отдельном виде в качестве самостоятельного логического устройства (блока), что позволяет позволяет,, использу используя я отдельные одноразрядные сумматоры с промежуточными выходами g и d, т.е. выходы СУП, для построения многоразрядных сумматоров. Условное графическое обозначение блока СУП (БУП) для функциональной схемы на рис. 8.49 показано на рис. 8.51. В условном

б а Р ис. 8.50. Ф у н к ц иона ль льна ная я с хема (а) и ус условн ловное ое г раф рафи и ческо ческое е о б озн означен ачение ие (б ) од однор нораз азря ряд д ног ного о су сум м ма мато тора ра с пром п ромеж ежуу т оч очн н ым ыми и вы выхода ходам м и d и g н изко изкого го у ровн ровня я (лог лог.. 0) 328

Р ис ис.. 8.5 8.51 1. Услов словное ное г р афи афическо ческое е о бозн бозначение ачение блок блока а ускор ускорен енного ного перено переноса са (БУ БУП П)

графическом обозначении в ИМС принято обозначать входы СУП символами — буквами G и P, равнозначными соответственно g и d, которые использовались при рассмотрении схемных решений сумматоров, т.е. G 0 — вспомогательная функция генерации переноса 0 с разряда 2и т.д.; р0 — вспомогательная функция распространения переноса и т.д. Схемы ускоренного переноса также применяются в арифметическо-логическом устройстве (АЛУ), которое может работать в двух режимах, выполняя либо логические, либо математические операции. Каждое АЛУ может выполнять определенный набор логических или математических операций, характерный только для данного схемного решения, с определенной разрядностью представленных данных. Одноразрядные сумматоры, объединенные схемой ускоренного переноса (СУП), можно рассматривать как элементарное арифметическое устройство (АЛУ), предназначенное для выполнения математического сложения. Наличие в схемах АЛУ схемы СУП позволяет производить каскадное соединение нескольких АЛУ для увеличения количества выполненных логических или математических операций и наращивать разрядность обрабатываемых данных. Для возможности наращивания, каскадного соединения нескольких АЛУ АЛУ,, в схемах ускоренного переноса (СУП) преду предусмасматриваются вспомогательные выходы: G — генерации переноса, D — распространения переноса. 329

б

а Р ис ис.. 8.52. С хема ускор ускорен енн н ог ого о пе пере рено носа са (СУ П): а — фу фун н к ц ион иона а л ьна ьная я с хема; б — ус условно ловное е г ра рафи фиче ческое ское о бо бозн значен ачение ие

На выходах G и D выполняются следующие логические функции: Gg= 21∨ gd20∨ gd12 d и Dd= 01∨ dd∨ 2, а промежуточные функции переполнения р1, р2, р3 формируются аналогично функциям, рассмотренным выше. В соответствии с этим функциями, функциональная схема и условное графическое обозначение СУП представлены на рис. 8.52. СУП могут быть построены как для работы с сигнальными высокого уровня, так и с сигналами низкого уровня. Схемы ускоренного переноса, позволяющие создавать каскадное соединение АЛУ АЛУ,, не влияют на вид выполняемой операции в АЛУ АЛУ.. Стандартные АЛУ выполняют 16 логических или математических операций с четырехразрядными двоичными числами. Для выбора определенной операции в АЛУ имеются входы переключения режимов выполнения арифметических и логических операций (функций). 330

1. 2. 3. 4. 5. 6. 7.

8.

Вопросы и задания для самоконтроля Приведите основные понятия о двоичных сумматорах как логических устройствах, назначение и применение двоичных сумматоров. Опишите классификацию двоичных сумматоров как логических устройств, по различным признакам. Каковы назначение, построение и алгоритм работа функциональной схемы двоичного одноразрядного полусумматора? Приведите условное графическое обозначение одноразрядного полусумматора. полу сумматора. Каковы назначение, построение и алгоритм работы функциональной схемы одноразрядного полного сумматора? Каковы назначение, построение и алгоритм работы функциональной схемы последовательного многоразрядного сумматора? Каковы назначение, построение и алгоритм работы функциональной схемы параллельного многоразрядного сумматора с последовательным переносом? Приведите условное графическое обозначение различных видов сумматоров.

8.7 8. 7. Дес есяти яти чны чные е сумм сумма ато торы ры Принципиально возможно построение функциональных схем сумматоров, работающих в любой системе счисления, отличающейся от двоичной системы счисления. На практике наибольшее распространение получили двоично-кодированные десятичные сумматоры. В некоторых АЛУ в ЭВМ преду предусмотрена смотрена возможность выполнения арифметических операций над десятичными числами, представленными в двоично-десятичной системе счисления с запятой, фиксированной справа, т.е. в виде тетрад. Способ суммирования десятичных чисел зависит от того, какой двоичный код выбран для представления десятичных чисел в двоично-десятичном коде, и выполняется по обычным правилам арифметических операций. Основной особенностью в работе двоично-десятичных сумматоров, по сравнению с двоичными сумматорами, является формирование суммы и сигнала переноса по тетрадам. Наиболее распространенными являются десятичные сумматоры, работающие с числами, представленными в двоично-десятичном коде (ДДК). 331

Необходимо также отметить и то, что одноразрядные десятичные сумматоры относятся к группе многоразрядных сумматоров, т.к. элементарный десятичный сумматор на два одноразрядных числа производит сложение чисел, которые представляются четырехразрядным двоичным числом — тетрадой, т.е. в виде четырехразрядного кода. Особенностью построения схем десятичных сумматоров, как и двоичных сумматоров, является то, что необходимо учитывать знаки слагаемых чисел — положительные или отрицательные числа для определения знака числа в резуль результирующей тирующей сумме. Возможны два варианта при сложении в зависимости от знаков слагаемых чисел: оба слагаемых числа имеют одинаковые знаки — оба положительные или оба отрицательные; слагаемые числа имеют разные знаки — одно положительное, а другое отрицательное. Решение данного вопроса при построении схем десятичных сумматоров, как и двоичных сумматоров, может быть реализовано различными способами в зависимости от кодирования слагаемых чисел, представленных в двоично-десятичной системе счисления. Общее понятие по кодированию чисел преду предусматривает сматривает представление чисел в виде их абсолютного значения с кодом соответствующего знака: плюса или мину минуса, са, где знак «+» кодиру кодируется ется нулевым, а знак «–» единичным значением в знаковом разряде, т.е. кодирование чисел со знаковым разрядом. Также можно кодировать числа для сложения и без знакового разряда, применяя различные специальные машинные прямые, обратные и дополнительные коды. Применение кодирования чисел со знаковым разрядом требует усложнения схемы сумматора, т.к. под знаковый разряд дополнительно выделяется разряд в разрядной сетке кода числа и требу требуетется построение дополнительных схем для кодирования знака чисел и суммирования знаковых разрядов. Наибольшее применение, при построении схем сумматоров, находит вариант кодирования слагаемых чисел без знакового разряда с применением разновидностей специальных машинных прямых, обратных и дополнительных кодов. Особенно это характерно для построения десятичных сумматоров. Применение для десятичных чисел кодирования в двоично-десятичной системе счисления в беззнаковом формате с использованием разновидностей специальных машинных прямых, обратных и дополнительных кодов, позволяет упростить 332

действия при выполнении алгебраических операций и определения результатов резуль татов с учетом знаков слагаемых чисел, а также заменить операцию вычитания операцией сложения. Таким же образом можно и заменить операцию умножения операцией сложения. Существу Существует ет несколько разновидностей специальных машинных прямых, обратных и дополнительных кодов для кодирования десятичных чисел в двоично-десятичной системе счисления в ДДК, к которым относятся: код 8421, код 7421, код 2421, код с избытком 3, код с избытком 6. Если рассматривать вариант сложения чисел, когда оба слагаемых числа имеют одинаковые знаки, то знак результирующей суммы всегда равен знаку слагаемых чисел, что в схемах сумматоров должно определяться за счет схемных решений. В схемах сумматоров, работающих с числами, кодированными в прямом коде со знаковым разрядом, при переполнении разрядной сетки старшего разряда кода модуля числа, переполнение переносится в знаковый разряд, что влияет на знак резуль результирующей тирующей суммы и может его исказить. Для получения верного резуль результата тата трубуется построение дополнительной схемы, определяющей знак резуль результирующей тирующей суммы с учетом суммы в знаковых разрядах и возможного переполнения в модуле числа. Еще более сложно определить знак суммы при суммировании чисел, имеющих разные знаки и кодированных со знаковым разрядом в прямом коде, когда операцию сложения необходимо заменить вычитанием, которую может выполнять только схема вычитателя, а не сумматора. При применении беззнакового кодирования чисел в прямом коде несколько упрощается построение схем сумматоров для определения истинного резуль результата тата суммирования с учетом знаков слагаемых чисел. Однако наибольшее упрощение схемотехнического решения для таких сумматоров можно достичь с применением кодирования чисел в обратном или дополнительном коде, а также при применении разновидностей прямого, обратного и дополнительного кода, при кодировании слагаемых чисел. Упрощение схемотехнического решения сумматоров при кодировании чисел в обратном или дополнительном коде достигается за счет того, что при кодировании чисел в этих кодах учитывается знак слагаемых чисел в модуле числа в беззнаковом формате, что не требует применения знакового разряда при кодировании, а со333

ответственно и схемы суммирования знаковых разрядов. Также упрощается и процесс определения знака резуль результата тата суммирования независимо от знаков слагаемых чисел (слагаемые с одинаковыми или разными знаками). При применении некоторых разновидностей прямого, обратного и дополнительного ДДК, таких как код 7421, код 2421, код с избытком 3 или код с избытком 6, значительно упрощаются схемотехнические решения по организации переносов между тетрадами, а также и определения знака резуль результата тата суммирования. Необходимо также отметить и то, что применение беззнакового кодирования чисел с использованием разновидностей прямого, обратного и дополнительного ДДК позволяет использовать схемотехнические решения сумматоров и для выполнения арифметической операции вычитания. Рассмотрим построение схемотехнических решений отдельных видов десятичных сумматоров, работающих с числами, представленными в различных ДДК, процесс фунционирования которых основан на правилах суммирования чисел, кодированных в двоичнодесятичной системе счисления. Десятичные сумматоры для чисел в прямом ДДК 8-4-2-1. В соответствии с правилами, рассмотренными при сложении модулей одноразрядных чисел, представленных тетрадами — четырехразрядным прямым (ДДК) 8-4-2-1, в двоично-кодированных десятичных сумматорах также можно выделить три возможных резуль результата тата сложения четырехразрядных двоичных цифр, каждый из которых определяет необходимые операции для получения истинной суммы в прямом ДДК 8-4-2-1: −– если резуль результат тат суммирования соответсвуюет соотношению результатом слоS(2) ≤ 9, то полученная сумма является истинным результатом жения цифр в прямом ДДК 8-4-2-1; −– если резуль результат тат суммирования соответству ет соотношениию 10≤S(2) 15, то перенос в следующую тетраду вырабатывается автоматически, а для получения истинного резуль результата тата сложения цифр в прямом ДДК 8-4-2-1 в тетраде двоичной суммы необходимо произвести только коррекцию, которая осуществляется увеличением полученной суммы на 6 без организации переноса при коррекции. Подробное рассмотрение и обоснование необходимости проведения дополнительных операций с резуль результатом татом суммирования для рассмотренных вариантов, при определении истинного резуль результатата суммирования, показано на примерах в подразделе: «Сложение десятичных чисел, представленных в двоично-десятичной системе счисления». Вместе с тем, необходимо отметить то, что в двоично-десятичной системе счисления принят двоично-десятичный код для обозначения цифр в виде тетрад наибольшей цифрой в каждой тетраде, т.е. для одного разряда, является цифра 10 (9) =(1001) =( 1001)2. В соответствии с этим, при значении двоичной суммы в тетраде(2)Sбольше кода цифры (9)10=( =(1001) 1001)2, необходимо уменьшить полученную двоичную сумму S(2) на десять, т.е. вычитать из тетрады кода суммы код (2) S числа (10)10 10, равный в двоичной системе четырехразрядному числу (1010)2. Вычитание из тетрады кода суммы (2)S кода (1010)2 числа (10)10 отмечается дополнением единицы в младший разряд следующей тетрады, т.е. организацией дополнительного переноса. Наиболее проще понять необходимость формирования переноса при коррекции двоичной суммы S(2) можно, если корректирующее числа представить в дополнительном коде, при этом и операция вычитания заменяется сложением, когда вычитаемое представлено в дополнительном коде. Действительно, число (10) 10 в дополнительном двоичном коде равно числу (0110) 2доп(10) и равно числу (6)10 10 в прямом двоичном коде (6)10=( =(0110) 0110)2пр(6), т.е. (0110)2пр(6) =(0110) 0110)2доп(10). 2пр(6)=( Пример: Сложить десятичные числа +7 и +9, представленные в десятичной системе счисления и двоично-десятичной системе счисления в прямом ДДК 8-4-2-1:

335

∨∨ SS SS0 23

1

Наличие в полученной сумме 10 и более единиц определяется по следующим признаком: появление переноса из старшего разряда тетрады или наличие единиц одновременно в разрядах с весовым соотношением 8 и 2 либо 8 и 4 в полученной исходной сумме. Функциональные схемы десятичных сумматоров необходимо строить с учетом всех рассмотренных особенностей при сложении десятичных цифр, представленных тетрадами в прямом ДДК 8-4-2-1, для получения истинного резуль результата тата в ДДК 8-4-2-1. Вследствии особенностей суммирования в ДДК 8-4-2-1 схема одноразрядного десятичного сумматора должна содержать: −– четырехразрядный двоичный сумматор для сложения исходных двоичных тетрад — исходный сумматор; −– схему формирования двоичного кода числа (0110) =(10) 10) 10, 2доп=( необходимого для коррекции значения суммы в зависимости от значения сигнала переноса (р) в сумматоре исходных тетрад; −– четырехразрядный двоичный сумматор для сложения первоначальной суммы с корректирующим числом (0110) =(10) 10) 10 — 2доп=( корректирующий сумматор. На основании рассмотренных вариантов обработки полученных результатов резуль татов при суммировании двоично-десятичных чисел в коде 8-4-2-1 можно составить таблицу истинности процесса формирования сигнала переноса (р) от сумматора исходных тетрад для формирования кода числа коррекции исходной суммы двух десятичных чисел, представленных тетрадами (табл. 8.22). По таблице истинности (см. табл. 8.22) записываем переключательную функцию видаpS 0 SS SS SS SS0 1 SS SS0 12∨∨ SS S 1= 2 SS 23 30 1∨ 2 3SS 01 ∨∨ 23 30 SS 12 SS 3 минимизируем минимизиру ем графическим спосоSS SS SS S 23 30 SS 12 SS 3, которую 0 12∨∨ бом по карте Карно (рис. 8.53), и получим функцию pS= 13SS∨ 23 S. В соответствии с требованиями по формированию резуль результатов татов суммирования, необходимо учесть, что при S> S>15 15 перенос в схеме 336

Таблица 8.22 Таблица истинности схемы для формирования кода коррекции суммы двух двоично-десятичных чисел Число в десятичной системе счисления 0 1 2 3 4 5 6 7 8 9

Результат Резуль тат суммирования p

Коррекция

Описание процесса функционирования

S0

S1

S2

S3

0 1 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1 0 0

0 0 0 0 1 1 1 1 0 0

0 0 0 0 0 0 0 0 1 1

0 0 0 0 0 0 0 0 0 0

10

0

1

0

1

1

11 12

1 0

1 0

0 1

1 1

1 1

Истинный результат без переноса – // – – // – – // – – // – – // – – // – – // – – // – – // – Формирование переноса и кода числа коррекции путем формирования дополнения суммы до 16, +0110 т.е. увеличение суммы на (10) 10, при представлении (10)10 в дополнительном коде (10)10 =(0110) 0110)2доп 10=( +0110 – // – +0110 – // –

13 14 15

1 0 1

0 1 1

1 1 1

1 1 1

1 1 1

+0110 +0110 +0110

– – – – – – – – – –

– // – – // – – // –

сумматора исходных тетрад формируется автоматически и для этого в функцию для «р» необходимо ввести аргумент переноса из сумматора исходных тетрад —1.р В резуль результате тате чего формула переноса (р) из исходного сумматора тетрад в следующую тетраду тетраду,, и для формирования числа коррекции в корректирующий сумматор, примет видpp= 11∨ SS32∨ SS3. Для построения функциональной схемы переводим полученную функцию для «р» в базис И-НЕ pp = 11∨ SS32∨ SS31= pS ∨∨ 13 SS 23 Sp= 11∧ SS32∧ SS3 = 337

p

− Е ИН

Р ис. 8.53 53.. Мин имизи зиру рую юща щая я к ар артта К арно д л я зап иси фу фун нк ции пе пер рено еносса «р» в сум сумматоре маторе исх исходны одны х двои чночно-десяти десяти чн чны ы х чисел в ко коде де 8-48-4-22-1 1

∨∨13 SS pS

23

= 11∧ SS 32∧ SS 3 = ИН Sp p− Е . Функциональная схема двоично-десятичного сумматора (DSM) приведена на рис. 8.54. В комбинационном сумматоре (см. рис. 8.54) при сложении тетрад чисел А и В, представленных в коде 8-4-2-1, в исходном сумматоре SM SM1 1 происходит сложение этих чисел, а в корректирующем сумматоре SM SM2 2 происходит коррекция исходной суммы с сумматора SM SM1 1 до 16, путем увеличения числа исходной суммы на 6 (0110) 2 или число 10 в дополнительном коде (0110) 2доп. Корректирующий код (0110)2 или (0110)2доп, который иску искусственно сственно создается сигналом переноса р, подается на входы В1 и В2 корректирующего сумматора в виде единицы (лог лог.. 1) при р=1, а по входам В0 и В3 — нулевой (лог лог.. 0). Одновременно сигнал переноса можно использовать для переноса в старшую тетраду в схемах многоразрядных двоично-десятичных сумматоров. С выходов S2-10 снимается скорректированная сумма, которая в совокупности с сигналом с выхода «р» дает число в двоично-десятичной системе счисления в виде тетрад. В качестве исходного (SM SM1) 1) и корректирующего (SM SM2) 2) сумматоров можно применять многоразрядные (четырехразрядные) сумматоры, как последовательные, так и параллельные. Применение десятичных сумматоров, работающих с числами в прямом ДДК 8-4-2-1, не позволяет производить суммирование десятичных чисел, имеющих разные знаки (одно слагаемое положительное, а другое отрицательное), либо когда оба слагаемых от338

а

б Р ис. 8.5 8.54. 4. Д вои воич ч но но--дес десят яти и ч н ы й су сум м ма мато тор р д л я д в у х д еся есятт и ч н ы х чи чисе сел, л, п ред редст ста а вл влен енн н ы х в ви виде де те тетт р а д: а — фу функ нкц ц ион иона а л ьна ьная я с хема; б — условно условное е г рафи рафиче ческое ское об обозначен означен ие

рицательные, для получения резуль результата тата с учетом знака числа, т.к. десятичные сумматоры производят только сложение модулей чисел (тетрад) без учета знака. Для выполнения десятичными сумматорами суммирования чисел, когда или одно слагаемое, или оба слагаемых имеют отрицательное значения, и получения резуль результата, тата, т.е. суммы, с указанием знака числа (положительное или отрицательное), необходимо применить одно из требований: −– кодирование десятичных чисел без знакового разряда в двоичнодесятичном числе в любом ДДК, кроме прямого ДДК 8-4-2-1, по специальным правилам, определяющим знак суммы; −– кодирование десятичных чисел со знаковым разрядом в двоично-десятичном числе специальными машинными ДДК — обратным и дополнительным двоично-десятичным числом. 339

Десятичные сумматоры для чисел в прямом ДДК с избытком 6, также как и рассмотренные десятичные сумматоры для чисел в прямом ДДК 8-4-2-1, производят только операцию сложения над модулями десятичных чисел (тетрадами), имеющих одинаковые знаки, без учета знака слагаемых чисел. Знак суммы определяется отдельно в резуль результате тате анализа знаков слагаемых. Десятичные сумматоры, выполняющие арифметические операции над десятичными числами, представленными в прямом коде с избытком 6, наиболее широко применяются при построении сложных схем сумматоров в арифметическо-логическом устройстве (АЛУ) ЭВМ. Применение десятичного сумматора, выполняющего операции сложения десятичных чисел, представленных в прямом ДДК с избытком 6, основано на том, что по резуль результату тату,, полученному при выполнении операций над десятичными числами, можно точно определить, в каком коде представлен резуль результат тат,, а соответственно, и необходимость коррекции резуль результата. тата. Использование избыточных кодов дает возможность упростить действия с десятичными числами в АЛУ АЛУ,, т.к. избыточные коды являются самодополняющимися. Основным признаком, определяющим вид кода числа в результате выполненных операций, является перенос из тетрад — есть или нет переноса из тетрад. При выполнении операций с числами, представленными только в коде 8-4-2-1, такого признака нет нет,, и определить код, в котором представлен результат результат,, а соответственно, и необходимость коррекции, определить сложно, и можно сделать это только по анализу числового значения кода для представления в двоично-десятичной системе счисления и сигналу переноса из тетрад. Такой анализ рассмотрен при построении функциональной схемы десятичного сумматора для сложения десятичных цифр, представленных тетрадами в ДДК 8-4-2-1, и в схемотехническом решении представлен в схеме на рис. 8.54. Перед построением схемы десятичного сумматора, выполняющего операции сложения десятичных чисел, представленных в прямом ДДК с избытком 6, необходимо рассмотреть правила по преобразованию чисел, с которыми будет производиться сложение, в прямой ДДК с избытком 6, что позволит определить набор операций по преобразованию чисел. Также необходимо рассмотреть и прави340

ла сложения модулей десятичных чисел, представленных тетрадами в прямом ДДК с избытком 6, имеющих одинаковые знаки, и необходимые операции для получения резуль результирующей тирующей суммы в прямом ДДК 8-4-2-1. Набор операций по преобразованию и сложению чисел позволит определить вид схемных решений отдельных элементов (узлов) схем сумматора. Рассмотрим операции по преобразованию кодов модулей одноразрядных десятичных положительных чисел, представленных в прямом двоично-десятичном коде 8-4-2-1, в прямой код с избытком 6. Прямой код с избытком 6 десятичного положительного числа от модуля прямого ДДК 8-4-2-1 образуется добавлением в тетрады числа 6 (избыток 6), представленного в двоичном коде (0110) 2. Например, прямой ДДК с избытком 6 для числа (4) 10 определяется как сумма прямого ДДК 8-4-2-1 числа (0100)2-10=( =(4) 4) 10 и избытка 6, представленного кодом числа (6) =(0110) 0110)2-10, т.е. (0100)2-10 +(0110) 0110)2-10= 10=( 2-10+( =(1010) =( 1010)2-10пр изб 6. Инверсное значение кода (1010) 2-10пр. изб. изб.6 6 равно коду (0101) 2-10инв изб 6, т.е. в десятичной системе счисления код (0101) 2-10инв.изб. 2-10инв. изб.6 6 является прямым кодом числа (5)10 4) 10, которое является дополнением числа (10 до числа (9)10 10 в десятичной системе счисления, что равносильно и в двоично-десятичной системе счисления. Таким образом, прямой ДДК с избытком 6 для положительного числа является самодополняющимся, т.к. инверсное значение от его дополнения до 9 дает двоично-десятичное число в прямом ДДК с избытком 6, поэтому для записи прямого ДДК с избытком 6 необходимо взять инверсное значение дополняющего числа, которое является дополнением прямого кода числа до 9 (девяти). Например, для числа (6)10=( =(0110) 0110)2-10 дополняющим до девяти является число (3)10=( =(0011) 0011)2-10, инверсное значение которого в ДДК 8-4-2-1 имеет вид =( =(1100) 1100)2, что будет прямым кодом с избытком 6 числа (6)10, т.е. (6)10=( =(0110) 0110)2-10=( =(1100) 1100)2-10 изб. изб.6 6 пр. Сложение модулей десятичных чисел, представленных тетрадами в прямом ДДК с избытком 6 и имеющих одинаковые знаки (знаковые разряды отсутствуют), производится по следующим правилам: 1. Одно из слагаемых представляется в прямом коде с избытком 6, а другое в коде 8-4-2-1, т.е. только модуль без знакового разряда; 341

2. Сложение двоично-десятичных чисел (тетрад) — модулей производится по правилам двоичной арифметики для суммирования 1 и 0 и с учетом того, что возникающий перенос в тетраде переносится и суммиру суммируется ется в следующей старшей тетраде; 3. Если при сложении тетрад результат получается более 9, то автоматически должен вырабатываться перенос в следующую тетраду тетраду,, а резуль результат тат сложения в данной тетраде получается в естественном ДДК 8-4-2-1 и коррекция для такой тетрады не требу требуется; ется; 4. Если при сложении тетрад отсутствуют переносы, то резуль результат тат сложения в этих тетрадах представлен в прямом коде с избытком 6, и для получения истинного результата в тетрадах необходимо произвести коррекцию; для коррекции из кода тетрады, в которой отсутству отсутствует ет перенос, необходимо вычесть избыток 6 или прибавить 10, что является дополнением тетрады до 16; коррекция производится сложением кода корректируемой тетрады с прямым кодом числа (1010) =(10) 10) 10, что аналогично вычита2=( нию прямого кода числа (0110) =(6) 6) 10, т.к. дополнительный код 2=( числа (0110)2доп =(10) 10) 10 равен прямому коду числа (0110) =(6) 6) 10; 2доп=( 2=( возникающие при коррекции межтетрадные переносы (переполнения) не учитываются; резуль результат тат,, полученный после коррекции, является прямым кодом суммы двух двоично-десятичных чисел с одинаковыми знаками; 5. Знак суммы определяется знаками суммируемых чисел. Рассмотрим построение функциональной схемы сумматора комбинационного типа для сложения модулей (тетрад) двух десятичных чисел, имеющих одинаковые знаки, и модуль одного числа представлен в естественном ДДК 8-4-2-1, а модуль второго числа представлен в прямом ДДК с избытком 6. Необходимо отметить, что при построении функциональных схем сумматоров любого типа, в том числе и рассматриваемого типа, можно проводить с разными подходами в схемотехническом решении отдельных составляющих всей схемы, но при любом подходе не должны нарушаться последовательность выполнения операций, в соответствии с правилами, регламентирующими сложение чисел, представленных в соответствующих кодах. Так, например, в рассматреваемом примере, сложение двух десятичных чисел, имеющих одинаковые знаки и перевод модуля одного 342

числа из прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6, можно реализовать с помощью схемы четырехразрядного сумматора для сложения трех десятичных чисел, представленных в естественном ДДК 8-4-2-1. В данном подходе два числа будут слагаемыми, а третье число будет избытком 6 для формирования прямого ДДК с избытком 6 одного из исходных слагаемых чисел, представленных в ДДК 8-4-2-1. Для реализации такого подхода необходимо схему четырехразрядного сумматора для сложения трех десятичных чисел, представленных в естественном ДДК 8-4-2-1, строить на четырех полных одноразрядных сумматорах на три одноразрядных числа. Функциональную схему сумматора комбинационного типа для сложения модулей двух десятичных чисел, имеющих одинаковые знаки, можно построить и по другому алгоритму алгоритму.. В начале построить схему преобразователя прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6 для одного слагаемого числа, а затем построить схему четырехразрядного сумматора для сложения двух десятичных чисел, одно из которых представлено в прямом ДДК 8-4-2-1, а другое в прямом ДДК с избытком 6. В этом варианте схема четырехразрядного сумматора для сложения двух десятичных чисел строится на четырех полных одноразрядных сумматорах на два одноразрядных числа. Рассмотренные варианты построения отдельных элементов функциональной схемы десятичного сумматора показывают показывают,, что оба варианта не нарушают последовательности выполнения операций, которые регламентируются правилами сложения чисел, представленных тетрадами в прямом ДДК с избытком 6. Построение полной функциональной схемы десятичного сумматора для сложения модулей двух десятичных чисел, одно из которых представлено в естественном ДДК 8-4-2-1, а второе в прямом ДДК с избытком 6, рассмотрим по второму варианту варианту,, с учетом правил сложения модулей десятичных чисел, имеющих одинаковые знаки. В соответствии с выбранным вариантом, схема десятичного сумматора состоит из следующих элементов: −– схемы преобразователя прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6; −– схемы четырехразрядного сумматора для сложения исходных тетрад (первоначальная сумма) двух десятичных чисел, одно 343

из которых представлено в прямом ДДК 8-4-2-1, а другое в прямого ДДК с избытком 6; −– схемы формирования сигнала переноса; −– схемы формирования корректирующего числа (1010) =(10) 10) 10; 2доп=( −– схемы четырехразрядного сумматора для сложения первоначальной суммы исходных тетрад с корректирующим числом (кодом). Необходимо отметить то, что для схемы десятичного сумматора для сложения исходных тетрад, работающего с модулями в ДДК с избытком 6, схема формирования прямого ДДК с избытком 6 из прямого ДДК 8-4-2-1 является дополнительной. Десятичный сумматор является самостоятельным устройством, предназначеным для суммирования двух десятичных чисел. Рассмотрим на основе синтеза построение отдельных схемотехнических решений полной функциональной схемы одноразрядного десятичного сумматора для сложения двух десятичных чисел. Процесс функционирования схемы преобразователя формирователя из прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6 (формирователь прямого ДДК с избытком 6) представлен в таблице истинности (табл. 8.23). Для определения функциональной взаимосвязи между аргументами схемы и построения функциональной схемы преобразователя прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6 производим минимизацию функций d0, d1, d2, d3, записанных по табл. 8.23, графическим методом по карте Карно (рис. 8.55) и получаем функции вида ДНФ:

∧∧ aa aa 31∨ aa 3 ∨ aa 2 31= aa 2 aa 31 3

da 0=

12

da 11=

∨ aa 2 = a1a aa aa 2a 31∧ aa 2 a3; 2 31

da 2=

12

aa∨

aa=

13

∧ aa

12

ad;.

13

2

a 3;

= aa12 aa ∨

30

a

1 3

Функциональная схема преобразователя прямого ДДК 8-4-2-1 в прямой ДДК с избытком 6, построенная по полученным функциям вида ДНФ, показана на рис. 8.56 ( ). В качестве четырехразрядного сумматора исходных тетрад, одна из которых представлено в прямом ДДК 8-4-2-1, а другая в прямого ДДК с избытком 6, применяем параллельный сумматор с последова344

Таблица 8.23 Таблица истинности преобразователя формирователя прямого ДДК с избытком 6 из прямого ДДК 8-4-2-1 Прямой код Код числа числа в ДДК в прямом ДДК Десятичная Описание процесса 8-4-2-1 с избытком 6 цифра функционирования a0 a1 a2 a3 d0 d1 d2 d3 (1) (2) (4) (8) (1) (2) (4) (8) Прямой код — аргументы, 0 0 0 0 0 0 1 1 0 а код с избытком — функции Прямой код — аргументы, 1 1 0 0 0 1 1 1 0 а код с избытком — функции Прямой код — аргументы, 2 0 1 0 0 0 0 0 1 а код с избытком — функции Прямой код — аргументы, 3 1 1 0 0 1 0 0 1 а код с избытком — функции Прямой код — аргументы, 4 0 0 1 0 0 1 0 1 а код с избытком — функции Прямой код — аргументы, 5 1 0 1 0 1 1 0 1 а код с избытком — функции Прямой код — аргументы, 6 0 1 1 0 0 0 1 1 а код с избытком — функции Прямой код — аргументы, 7 1 1 1 0 1 0 1 1 а код с избытком — функции Прямой код — аргументы, 8 0 0 0 1 0 1 1 1 а код с избытком — функции Прямой код — аргументы, 9 1 0 0 1 1 1 1 1 а код с избытком — функции

тельным переносом ( ) (рис. 8.56). Возможно применение и других типов 44-разрядных разрядных сумматоров. Сумматоры на данном этапе работы десятичного сумматора выполняют функцию, аналогичную функциям двоичных сумматоров в многоразрядных схемах. Для коррекции суммы исходных тетрад, снимаемой с выходов С0, С1, С2 и С3 ( ) (рис. 8.56), необходимо построить схему формирования корректирующего числа, которая будет формировать корректирующий код (1010)2доп =(10) 10) 10. Описание процесса функцио2доп=( нирования схемы формирователя корректирующего кода паказано в табл. 8.24. Процесс функционирования схемы формирования корректирующего кода, т.е. сигнала коррекции (см. табл. 8.24), составлен на ос345

Р ис. 8.55 55.. М ин иним имизи изиру рующ ющи ие к ар артты Карно д ля сх схем емы ы преобр бра азов оват ате ел я из пря рямог мого о ДДК 88-4 4-22-1 1 в прямо мой й Д ДК с из избы бытко тком м6

новании правил коррекции при сложении десятичных цифр, представленных тетрадами в прямом коде с избытком 6: −– если при сложении тетрад десятичных цифр в прямом ДДК с избытком 6 нет переноса, то необходима коррекция для получения значения суммы в естественном (прямом) двоично-десятичном коде 8-4-2-1; −– коррекция производится прибавлением к исходной сумме кода числа (1010)2=( =(10) 10) 10, а возникающие при этом межтетрадные переносы (переполнения) не учитываются; −– если при сложении тетрад десятичных цифр в прямом ДДК с избытком 6 есть перенос, то коррекция не требуется, т.е. исходная сумма представлена в прямом ДДК 8-4-2-1. 346

а

б Р ис. 8.5 8.56. 6. Де Деся сятт и ч н ы й с у м м ат атор ор – су сум м мат мато о р т е т р а д д л я с у м м и р ов ован ани и я двух двоично дво ично -де десятичных сятичных чи чисел сел:: а – фу фун н к ц ион иона а л ьн ьна а я схем схема; а; б – услов условное ное г раф рафи и ческо ческое е о бо бозначен значение ие

Правила коррекции составлены в основании того, что при суммировании тетрад двоичных цифр, одна из которых представлена в естественном ДДК 8-4-2-1, а другая в прямом ДДК с избытком 6, исходная сумма может быть выражена или в естественном ДДК 8-4-2-1 или в прямом ДДК с избытком 6. Необходимость коррекции суммы в прямом коде с избытком 6 подтверждается сравнением тетрад кодов цифр от 0 до 9, представ347

Таблица 8.24 Таблица истинности формирователя корректирующего кода для суммы в десятичном сумматоре Десятичная цифра

348

Сумма в исходных тетрад в 2-10 коде

Корректирующий код

С0 С1 С 2 С3 р3 К 0 К 1 К 2 К 3

0

0

1

1

0

0

0

1

0

1

1

1

1

1

0

0

0

1

0

1

2

0

0

0

1

0

0

1

0

1

3

1

0

0

1

0

0

1

0

1

4

0

1

0

1

0

0

1

0

1

5

1

1

0

1

0

0

1

0

1

6

0

0

1

1

0

0

1

0

1

7

1

0

1

1

0

0

1

0

1

8

0

1

1

1

0

0

1

0

1

9

1

1

1

1

0

0

1

0

1

10

0

0

0

0

1

0

0

0

0

11

1

0

0

0

1

0

0

0

0

12

0

1

0

0

1

0

0

0

0

13

1

1

0

0

1

0

0

0

0

14

0

0

1

0

1

0

0

0

0

15

1

0

1

0

1

0

0

0

0

16

0

1

1

0

1

0

0

0

0

17

1

1

1

0

1

0

0

0

0

Описание процесса функционирования Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в коде с избытком 6 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в естественном коде 8-4-2-1

Таблица 8.24 (окончание) Десятичная цифра

Сумма в исходных тетрад в 2-10 коде

Корректирующий код

С0 С1 С 2 С3 р3 К 0 К 1 К 2 К 3

18

0

0

0

1

1

0

0

0

19

1

0

0

1

1

0

0

0

Описание процесса функционирования

Сумма исходных тетрад в естественном коде 8-4-2-1 Сумма исходных тетрад в есте0 ственном коде 8-4-2-1 0

ленных в прямом ДДК с избытком 6 (см. табл. 8.24), с тетрадами кодов этих цифр, представленных в естественном ДДК 8-4-2-1. Сравнение десятичных эквивалентов кодов, т.е. значений цифр от 0 до 9 в десятичной системе счисления, показывает показывает,, что числовое значение кода цифр, представленных в естественном двоичном коде 8-4-2-1, меньше числового значения кода цифр, представленных в прямом коде с избытком 6. Эта разница равна шести в десятичной системе счисления (6)10, что в двоичной системе равно коду (0110) 2. Вид кода, в котором представлена сумма, а следовательно, и необходимость коррекции суммы, определяется по наличию единицы переноса из старшего разряда тетрад суммы, т.е. выводу единицы из тетрады, что называют межтетрадным переносом, т.к. эта единица образует образу ет новую тетраду тетраду.. Таким образом, если есть перенос единицы из тетрады, то код суммы в тетраде представлен в естественном коде 8-4-2-1, а при отсутствии межтетрадного переноса код суммы в тетраде представлен в прямом коде с избытком 6. Такой вывод также основан на исследовании тетрад кодов цифр и чисел, представленных в коде с избытком 6 (табл. 8.25). По таблице (см. табл. 8.25) видно, что коды с избытком 6 для чисел от 10 до 19 представлены пятиразрядным кодом, в котором первые четыре разряда справа составляют тетраду тетраду,, отображающую нулевой разряд десятичного числа, а единица слева от тетрады (пятый разряд) отображает переполнение тетрады, т.е. перенос. Двоичный код тетрады, отображающий нулевой разряд десятичного числа, соответствует в десятичной системе счисления десятичному значению нулевого разряда десятичного числа, а единица переноса соответсву соответсвует ет единице в первом разряде десятичного числа, т.е. в разряде десятков. 349

Таблица 8.25 Таблица соответствия двоичного кода и прямого двоично-десятичного кода (ДДК) с избытком 6 десятичным цифрам от 0 до 9 и числам от 10 до 19 Десятичная цифра 0 1 2 3 4 5 6 7 8 9

Двоичный код десятичной цифры 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

Прямой ДДК с избытком 6 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Десятичное число 10 11 12 13 14 15 16 17 18 19

Двоичный код десятичного числа 1010 1011 1100 1101 1110 1111 10000 10001 10010 10011

Прямой ДДК с избытком 6 1 0000 1 0001 1 0010 1 0011 1 0100 1 0101 1 0110 1 0111 1 1000 1 1001

При этом прямые коды с избытком 6 для цифр от 0 до 9 представлены четырехразрядным кодом без переполнения, значение которого в десятичной системе не соответствует десятичным цифрам, и больше на (6)10 10, что указывает необходимость проведения коррекции для получения резуль результата тата в естественном коде 8-4-2-1. Таким образом, подтверждается вывод о том, что наличие переноса из тетрады указывает на естественный код тетрады, который не требу требует ет коррекции, а отсутствие переноса указывает на прямой код с избытком 6, который требу требует ет коррекции. Сигнал переноса в таблице истинности (см. табл. 8.24) отмечен в столбце «3р» цифрой 1. Построение схемы коррекции тетрады полученной исходной суммы (С0,С1,С2,С3) производим на основе таблицы переходов (истинности), описывающей процесса формирования сигнала переноса и корректирующего кода исходной суммы двоично-десятичного сумматора, составленной на основании правила сложения двоично-десятичных чисел (тетрад), имеющих одинаковые знаки. Запись функций К (К0, К 1, К 2, К 3) можно произвести через значение аргумента3.рДля выполнения коррекции исходной 350

=0, коррекция суммы, т.е. при отсутствии переполнения, когда 3р отсутствует ет.. Таким обсуммы производится, а при 3р=1 — коррекция отсутству разом, в соответствии с таблицей переходов значения К будут равны: ;; KK pK 01==00 23== ;. Kp 3 3 По функциям К строим схему ( ) (рис. 8.56) формирования корректирующего числа (1010)2доп=( =(10) 10) 10, для этого необходим инвертор (логический элемент И-НЕ), с которого получаем инверсию сигнала р3. Корректирующее число поступает на 44-разрядный разрядный параллельный сумматор с последовательным переносом ( ) для сложения первоначальной суммы исходных тетрад (0С ,С1,С2,С3), поступающей с сумматора ( ) на рис. 8.56, с корректирующим числом (кодом), поступающим из схемы формирования корректирующего числа ( ). На вход нулевого и второго разрядов сумматора с корректирующим 3 кодом подается ноль (лог лог.. 0). Перенос, возникающий в разряде в2ыходного сумматора ( ) исходной суммы с корректирующим числом (р) не учитывается, т.е. этот выход вообще в схеме не создается. Код , S1, S2, S3 — и есть резуль результирующая тирующая сумма двух тетрады на выходах 0S тетрад (а0а1а2а3 и b0b1b2b3) с одинаковыми знаками в коде 8-4-2-1. Перенос р3, возникающий при сложении в сумматоре исходных тетрад ( ) (рис. 8.56), может быть применен при суммировании многоразрядных двоично-десятичных чисел для передачи сигнала переноса в следующую (старшую) декаду декаду.. В условном графическом обозначении функциональной схемы двоично-десятичного сумматора (см. рис. 8.56) обозначение DSM означает — десятичный полный сумматор. Схема преобразователя ДДК 8-4-2-1 в код с избытком 6 (сх. на рис. 8.56) в состав условного графического обозначения десятичного сумматора (DSM) не входит входит,, поэтому в условно-графическом обозначении показана отдельно. Недостатком рассмотренной схемы десятичного сумматора является то, что знак резуль результата тата сложения модулей десятичных чисел с одинаковым знаком определяется только путем анализа: −– если оба числа положительны, то и результат положительный; −– если оба числа отрицательны, то и результат отрицательный. Десятичные сумматоры для чисел в дополнительном ДДК с избытком 6, в отличие от рассмотренных сумматоров чисел в прямом 351

коде и в прямом коде с избытком 6, производят операцию сложения над модулями десятичных чисел (тетрадами), имеющих разные знаки, а также в этих сумматорах, в зависимости от сигнала переноса из старшей тетрады, значению суммы присваивается соответствующий знак полученной суммы. Также, в сумматорах данного типа, в зависимости от переносов в тетрадах, определяется вид кода суммы и необходимость проведения коррекции полученного резуль результата тата суммирования. Необходимо отметить, что одноразрядные числа в двоично-десятичной системе счисления представляются одной тетрадой, которая является одновременно и старшей, и младшей тетрадой. Для построения десятичных сумматоров для чисел в дополнительном ДДК с избытком 6 необходимо напомнить особенности преобразования кодов модулей одноразрядных отрицательных десятичных чисел, представленных в прямом ДДК 8-4-2-1, в обратный и дополнительный ДДК с избытком 6. Примечание. Прямой ДДК с избытком 6 для модулей одноразрядных чисел образуется прибавлением 6, представленных в двоичном коде (0110)2, к тетраде прямого ДДК 8-4-2-1 числа, или инверсией от дополнения прямого ДДК 8-4-2-1 числа до 9. Обратный ДДК с избытком 6 для модулей одноразрядных отрицательных десятичных чисел получается путем инверсии прямого ДДК 8-4-2-1 числа, т.е. в прямом ДДК 8-4-2-1 заменяются 0 на 1 и 1 на 0, или является дополнением до 15 для отрицательного числа, записанного в прямом ДДК 8-4-2-1. Дополнительный ДДК с избытком 6 модулей одноразрядных отрицательных десятичных чисел получается путем инверсии прямого ДДК 8-4-2-1 числа, т.е. в прямом ДДК 8-4-2-1 заменяются 0 на 1 и 1 на 0 и в младший разряд прибавляется единица, или является дополнением до 16 для отрицательного числа, записанного в прямом ДДК 8-4-2-1. Функциональные схемы двоично-десятичных сумматоров для сложения чисел, имеющих разные знаки, строятся с учетом всех особенностей (правил) сложения десятичных цифр, представленных тетрадами в виде ДДК. Рассмотрим принципы построения двоично-десятичного сумматора для чисел в ДДК с избытком 6, имеющих разные знаки. В соот352

ветствии с правилами сложения чисел в ДДК, имеющих разные знаки, необходимо перед сложением отрицательное число представить в дополнительном ДДК с избытком 6. При суммировании чисел в двоично-десятичном коде необходимо учитывать и перенос в младший разряд тетрады, который может поступать вместе с тетрадой из предыдущих схем формирования или обработки тетрады. Таким образом, учитывая все требования необходимые для выполнения операций при суммировании одноразрядных чисел, представленных в ДДК и имеющих разные знаки, схема одноразрядного сумматора чисел в ДДК, имеющих разные знаки, состоит из следующих схемных решений: −– схемы преобразователя прямого ДДК 8-4-2-1 отрицательного числа в дополнительный ДДК с избытком 6 (сх. , рис. 8.57); −– схема четырехразрядного сумматора для получения первона первона-чальной суммы положительного числа в прямом ДДК 8-4-2-1 и отрицательного числа в дополнительном ДДК с избытком 6 (сх. , рис. 8.57); −– схема формирователя кода коррекции для первоначальной суммы, т.е. для коррекции дополнительного ДДК с избытком 6 (сх. , рис. 8.57); −– схема формирования скорректированного кода, т.е. дополнительного ДДК, из дополнительного ДДК с избытком 6 — сложение первоначальной суммы в дополнительном ДДК с избытком 6 и кода коррекции (сх. , рис. 8.57); −– схема формирования прямого ДДК избытком 6 из дополнительно дополнительно-го ДДК отрицательного числа, которая состоит из схемы формирования инверсного кода от дополнительного ДДК (сх. , рис. 8.57) и схемы суммирования инверсного кода от дополнительного ДДК с единицей в младший разряд тетрады (сх. , рис. 8.57); −– схема формирования истинного значения суммы в ДДК 8-4-2-1, т.е. коррекция прямого ДДК с избытком 6 (сх. , рис. 8.57). Необходимо отметить то, что для схемы двоично-десятичного сумматора, работающего с модулями в ДДК с избытком 6, схема преобразователя прямого ДДК 8-4-2-1 в дополнительный ДДК с избытком 6, т.е. формирователя обратного ДДК с избытком 6 из прямого ДДК 353

354 Р ис. 8.57 8.57.. Ф у н к ц ио иона нал л ьн ьна а я с хем хема а д в ои оич ч но но--де деся сятт и ч но ного го с у м м ат атор ора а д л я су сумм мми и р ов ова а н и я де деся сятт и ч н ы х ч ис исе е л, п ре редс дста тав в л ен енн н ы х в Д Д К с р а зн зны ы м и зн зна а ка кам м и с п ре рео о бра бразов зоват ате е лем Д Д К 8 -4 -22-1 1 в до дополнит полнит ельны й код на вход входе е

8-4-2-1, является дополнительной. Двоично-десятичный сумматор является самостоятельным устройством, которое предназначено для суммирования двух двоично-десятичных чисел. Рассмотрим на основе синтеза построение отдельных схемотехнических решений полной функциональной схемы двоично-десятичного сумматора для суммирования десятичных чисел, представленных в ДДК, и имеющих разные знаки. В соответствии с перечнем необходимых схемотехнических решений для построения схемы двоично-десятичного сумматора для суммирования десятичных чисел, представленных в ДДК, и имеющих разные знаки, начнем с рассмотрения построения схемы преобразователя прямого ДДК 8-4-2-1 в дополнительный ДДК с избытком 6. Схема преобразователя прямого ДДК 8-4-2-1 отрицательного числа в дополнительный ДДК с избытком 6 строится на основании таблицы истинности (табл. 8.26). Производим минимизацию функций, составленных на основе таблицы истинности (см. табл. 8.26), для определения функциональной зависимости d0, d1, d2, d3 от а0, а1, а2, а3, определяющей про-

ДополниПрямой ДДК тельный ДДК отрицательного с избытком 6 числа в коде отрицательного 8-4-2-1 числа

Десятичный эквивалент ДДК с избытком 6

Десятичная цифра

Таблица 8.26 Таблица истинности преобразователя прямого ДДК 8-4-2-1 отрицательного числа в дополнительный ДДК с избытком 6

a3

a2

a1

a0

d3

d2

d1

d0

0

0

0

0

0

0

0

0

0

16

1

0

0

0

1

1

1

1

1

15

2

0

0

1

0

1

1

1

0

14

3

0

0

1

1

1

1

0

1

13

4

0

1

0

0

1

1

0

0

12

5

0

1

0

1

1

0

1

1

11

6

0

1

1

0

1

0

1

0

10

7

0

1

1

1

1

0

0

1

9

8

1

0

0

0

1

0

0

0

8

9

1

0

0

1

0

1

1

1

7

Описание процесса функционирования

Дополнительный ДДК с избытком 6 для отрицательного числа является дополнением прямого ДДК 8-4-2-1 до 16

355

цесс функционирования схемы преобразователя прямого ДДК 8-42-1 в дополнительный ДДК с избытком 6 для отрицательного числа, с помощью карт Карно (рис. 8.58). da 0CДНФ =

0

aa 01aa23 aa 12 aa 3∨∨∨

0

aa 1 2 aa 3

01

∨ aa 1 aa d 1CДНФ == aa 0 12aa 30 0 1 aa 2 30 23 ∨∨aa da 2CДНФ =

0

a1 a aa a ∨∨ aa 23 23 0 1 aa

da 3CДНФ =

0

∨∨ aa aa aa 01 aa 0a 1 aa 23 12 a3∨ a 23

∨aa 0 12a

∨ aa2 3aa

aa12 aa3 ∨ 0aa12 aa 3;

∨∨ aa aa aa 01 2aa 3 23 01

a aa ∨∨ a 12aa 30aa

30

aa 3;a

0 12

aa aa3;

0 12

aa aa3 ∨∨0aa1 2aa3 2 01

aa 3 .a

12

Р ис. 8 .58. М и н и м изи изиру рующ ющие ие к а р т ы К а рно д л я сх схем емы ы п р е об обр р а з ов оват ате ел я из п ря рямог мого о Д Д К 88-4 4 -22-1 1 в п ря рям м ой Д Д К с и з бы бытт ком 6

В результате минимизации функций вида СДНФ для 0d, d1, d2, d3 получаем функции вида ДНФ, которые переводим в базис И-НЕ. da 0ДНФ = 1ДНФ = 356 da

0

aa 3∨

0

a aa∨∨0 aa 1 3

0 1 3

= aa 0 1 aa 3∧ da 2ДНФ =

= aa 0 3∨ aa 0 12 aa 12 = aa

ad = aa ∧ aa 0 1 12 2

0 1 3

∨ aa ∨ aa 1 23 aa

0 12

= aa ∧1 0 12aa da 3ДНФ =

aa 0 12aa=

∨ aa

2 31

aa∧

23

01

0

aa =

0 12

;

d

0И НЕ

aa aa∨ 0 12 aa = 1 3 ∨ aa 0 1 3 ;

1И НЕ

aa2 aa 3 =

aa2 ad 3 =

01

aa 3∧

0

aa ∨∨1aa23 aa

0 12

aa a 3=

0 1 2

;

2И НЕ

= aa 31∨ aa2 ∨∨aa aa a aa 0a 12aa 32 0 2 2 ∨∨0 a2

aa 0 12 aa3 =

∨ aa 3 aa 3∨

da 0ДНФ = = da 0ДНФ

0 0

= da 1ДНФ da 1ДНФ =

00 11 33

a aa 11 3 ∨∨00 aa a aa∨∨ aa 3

= 00 11aa 33∧ = aa ∧ aa aa da 2ДНФ = = da 2ДНФ

= aa ∨ aa = aa aa 0 3 0 12 = aa = aa 0 0 3∨ aa 12 aa

0 12 0 12

ad aa 0 = ∧ aa 12 2 ad= aa ∧ aa 0 1 1 12 2

0 0 11 3 3

aa 1 ∨ aa ∨ 23 aa aa ∨ aa aa∨ 1 23

12 00 12

= aa ∧ 11 aa aa∧ 12aa = 00 12 da 3ДНФ = = da 3ДНФ

aa aa= 0 aa 0 12 12 aa=

∨ aa ∨ aa

31 22 31

∧ aa∧ aa

23 23

01 01

0 0

aa = aa =

12 12

aa aa aa 00 1 ∨ aa ∨ 00 12 = aa ∨ aa aa∨ aa = 1 3 3 12 ;;

1И 1И Н НЕ Е

aa = 3 = aa22 aa aa 3

aa ∨∨11aa 23 aa aa ∨∨ aa23 aa

12 00 12

= aa a aa a 33 =

1 2 0 1 2 0

;;

2И 2И Н НЕ Е

∨∨00 a = ∨ aa aa 0a 31 0 2 = aa ∨ aa ∨∨aa 2 12aa 32 aa a22 a a aa a 12 aa 32 aa31 aa22 ∨∨ aa 0 0 2 ∨∨ 2

= aa ∧ aa ∧∧ aa aa 22 ∧∧ aa 31 = ∧ 2 aa 00 2 22 31

;;

d d

0И Н НЕ Е 0И

0 0 1 3 1 3

= aa22 ad ad aa 33 =

01 01

∧ aa 3 aa 3∧

0 0

== =d d 3И aa aa 33= 0 3И 12aa aa 0 12

aa = aa aa aa33 =

00 12 12

;;

НЕ Е Н

По функциям d0, d1, d2, d3 в базисе И-НЕ строим схему преобразователя (формирователя) дополнительного ДДК с избытком 6 для отрицательного числа из прямого ДДК 8-4-2-1 (сх. на рис. 8.57). В резуль результате тате минимизации функций вида СДНФ дляd0, d1, d2, d3 получаем функции вида ДНФ, которые переводим в базис И-НЕ. Примечание. Схема формирования дополнительного ДДК с избытком 6 в реальных схемах десятичных сумматоров не существу существует ет,, а применяется как самостоятельная функциональная схема, в дополнение к схеме десятичного сумматора, по аналогии с включением формирователя к схеме двоично-десятичного сумматора, показанного на рис. 8.56 б. Схема четырехразрядного сумматора для получения первоначальной суммы при суммировании отрицательного (а) и положительного (b) числа в ДДК, где отрицательное число представлено в дополнительном ДДК с избытком 6 (d), а положительное число – в прямом ДДК 8-4-2-1, построена по стандартной схеме многоразрядных сумматоров с последовательным переносом (рис. 8.57, сх. ). Схема формирователя кода коррекции первоначальной суммы, полученной при суммировании исходных тетрад, строится с учетом следующих правил сложения двоично-десятичных чисел с разными знаками, представленными в дополнительном ДДК с избытком 6: −– если при сложении исходных тетрад сумма (S) получается больше 9 и автоматически вырабатывается перенос, то резуль результат тат суммирования получается положительный в прямом ДДК 8-4-2-1 и коррекция в тетраде не требу требуется, ется, т.е. не производится; −– если при сложении сумма (S) получается больше 9, но автоматически перенос не вырабатывается, то резуль результат тат суммирования 357

отрицательный и представлен в дополнительном ДДК с избытком 6; для получения истинного значения суммы в прямом ДДК 8-4-2-1 необходимо перейти к прямому ДДК с избытком 6, а затем призвести коррекцию прямого ДДК с избытком 6. Схема формирователя кода коррекции дополнительного ДДК с избытком 6 строится по таблице переходов (табл. 8.27), в которой описаны варианты формирования кода коррекции первоначальной суммы (S) тетрад. Коррекция первоначальной суммы, т.е. дополнительного ДДК с избытком 6, производится при отсутствии переноса 3(= р0) из тетрад при суммировании, в резуль результате тате чего формируется скорректированный код суммы (Sдоп) — дополнительный ДДК. Коррекция осуществляется схемой суммирования первоначальной суммы, представленной дополнительной ДДК с избытком 6, и кода коррекции. Код коррекции равен (1010)2доп =(6) 6) 10 и формиру формируется ется схемой ин2доп=( вертора — логический элемент D1 (сх. на рис. 8.57), с которого при отсутствии переноса снимается сигнал логической единицы (лог лог.. 1). Логическая единица подается в качестве разрядов кода коррекции (1010)2доп на схему формирования скорректированного кода суммы, т.е. на схему формирования дополнительного ДДК. Схема суммирования (сх. на рис. 8.57), выполняющая суммирование первоначальной суммы (S) и кода коррекции (К), полученного с инвертора D1 (сх. на рис. 8.57) в качестве лог лог.. 1 первого и третьего разрядов кода (1010) =(6) 6) 10, построена на 44-разрядном разрядном 2доп=( сумматоре с последовательным переносом. Поскольку нулевой и второй разряды кода коррекции нулевые, то в сумматоре для этих разрядов подаются лог лог..0, способом подачи нулевого потенциала в соответствующие разряды сумматора. Схема формирования суммы в прямом ДДК с избытком 6 (прSизб 6) из скорректированного дополнительного ДДК (Sдоп) строится по правилам преобразования дополнительного ДДК отрицательного числа в прямом ДДК с избытком 6 (S пр изб 6): −– инверсия всех разрядов тетрады дополнительного ДДК, т. т.е. получение обратного кода отрицательного числа; −– прибавление к младшему разряду тетрады единицы. Таким образом, для реализации схемного решения по формированию прямого ДДК с избытком 6 отрицательного числа необходи358

S0к

S1к

S2к

S3к

S0обр

S1обр

S2обр

S3обр

S0пр

S1пр

0

0

0

0

0

1

0

1

1

0

1

0

0

1

1

0

0

1

1

0

0

0

0

1

1

0

1

0

1

0

0

1

0

1

0

0

2

0

1

0

0

0

0

0

1

1

1

1

0

0

0

0

1

0

0

3

1

1

0

0

0

1

0

1

1

0

1

0

0

1

1

0

0

0

4

0

0

1

0

0

0

1

1

1

1

0

0

0

0

1

0

0

0

5

1

0

1

0

0

1

1

1

1

0

0

0

0

1

0

0

0

0

6

0

1

1

0

0

0

0

0

0

1

1

1

1

0

0

0

0

1

7

1

1

1

0

0

1

0

0

0

0

1

1

1

1

1

1

1

0

8

0

0

0

1

0

0

1

0

0

1

0

1

1

0

1

1

1

0

9

1

0

0

1

0

1

1

0

0

0

0

1

1

1

0

1

1

0

10

0

1

0

1

0

0

0

1

0

1

1

0

1

0

0

1

1

0

11

1

1

0

1

0

1

0

1

0

0

1

0

1

1

1

0

1

0

12

0

0

1

1

0

0

1

1

0

1

0

0

1

0

1

0

1

0

13

1

0

1

1

0

1

1

1

0

0

0

0

1

1

0

0

1

0

14

0

1

1

1

0

0

0

0

1

1

1

1

0

0

0

0

1

0

15

1

1

1

1

0

1

0

0

1

0

1

1

0

1

1

1

0

0

16

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

17

1

0

0

0

1

1

0

18

0

1

0

0

1

0

1

0

0

0

1

0

0

0

1

0

0

0

19

1

1

0

0

1

1

1

0

0

1

1

0

0

1

1

0

0

0

20

0

0

1

0

1

0

0

1

0

0

0

1

0

0

0

1

0

0

21

1

0

1

0

1

1

0

1

0

1

0

1

0

1

0

1

0

0

22

0

1

1

0

1

0

1

1

0

0

1

1

0

0

1

1

0

0

23

1

1

1

0

1

1

1

1

0

1

1

1

0

1

1

1

0

0

24

0

0

0

1

1

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

рпр

р3

0

S3пр

S3

0

S2пр

S2

Сумма в прямом ДДК — истинная сумма (Sпр)

S1

Первоначальная Сумма в инверсПервоначальная скорректироном ДДК сумма (S) исходных ванная сумма в от доп. ДДК тетрад d (a) и b дополнительном (Sинв доп= Sобр) ДДК (S доп=Sк ) S0

Десятичное число

Таблица 8.27 Таблица истинности формирователя инвертированного дополнительного ДДК

0

359

Первоначальная Сумма в инверсПервоначальная скорректироном ДДК сумма (S) исходных ванная сумма в от доп. ДДК тетрад d (a) и b дополнительном (Sинв доп= Sобр) ДДК (S доп=Sк ) р3

S0к

S1к

S2к

S3к

S0обр

S1обр

S2обр

S3обр

0

0

1

1

1

0

0

1

1

0

0

1

1

0

0

1

0

26

0

1

0

1

1

0

1

0

1

0

1

0

1

0

1

0

1

0

27

1

1

0

1

1

1

1

0

1

1

1

0

1

1

1

0

1

0

28

0

0

1

1

1

0

0

1

1

0

0

1

1

0

0

1

1

0

29

1

0

1

1

1

1

0

1

1

1

0

1

1

1

0

1

1

0

30

0

1

1

1

1

0

1

1

1

0

1

1

1

0

1

1

1

0

31

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

0

32

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

рпр

S0пр

S3пр

S3

1

S2пр

S2

25

S1пр

S1

Сумма в прямом ДДК — истинная сумма (Sпр)

S0

Десятичное число

Таблица 8.27 (окончание)

мо две схемы: схема инвертирования дополнительного ДДК доп (S) и схема суммирования инверсного дополнительного ДДК S ( доп ), т.е. =(0001 00012). обратного кода (Sобр) и кода единицы (1)10=( Схема для инвертирования дополнительного ДДК строится по таблице переходов (табл. 8.27), в которой описаны варианты формирования функций Sобр (S0обр, S1обр, S2обр, S3обр). На основании таблицы переходов (см. табл. 8.27), определяем минимизируя я функциональную взаимосвязь S обр от Sк и рЗ в ДНФ, минимизиру обр с помощью карт Карно (см. рис. 8.59) непосредственно из таблицы переходов функции S0обр, S1обр, S2обр, S3обр, не представляя данные функции аналитически в СДНФ. В резуль результате тате минимизации получаем функции вида ДНФ, которые переводим в базис И-НЕ. SS 0ОБР ДНФ =

03к

S0ОБР ДНФ = SS 0к

∨ pS 13 к

= SS 0к

13 к

= SS 0к

1к

0к

pS ∨

∨ pS

= рS 3 1к

03 к

∨ pS

03 к

3

Sр 2 кк 3∨∨SS 01 к 3pS

Sр 2кк 3∨∨SS 01 к

1к

= рS

0к

pS 3 ∧∧1к Sр 2кк

3

12 кк

∧pS 0к

=рS 0ОБР ИНЕ ;

3

Sр3 =

pS 12кк Sр3 =

3

∧ SS 01 к 3pS

12 кк

Sр 3 = 1ОБР S ИН Е;

360 SS 2ОБР ДНФ =

23 к

p ∨Sр 2к

3

= Sp ∨ Sр 23 к 2к

SS 3ОБР ДНФ =

33 к

p ∨Sр 3к

3

= Sp ∨ Sр ∧ Sр = 33 33к к 3к 333= Sp 3к 3

3

= Sp ∧ 2Sр 23 к к 3 =

S

;

2ОБР ИН Е

S

.

3ОБР ИН Е

Рисс. 8. Ри 8.5 59. Минимиз ирую ирующие щие карты Кар Карн но дл я функ ций S0обр, S1о 1об б р, S2обр, S3обр, оп опре ределяю деляю щи х об обратный ратный ко код д суммы

361

0ОБР ДНФ

Sр 01 к кк 3 ∨∨SS

pS ∨

= SS

∨ pS

= SS 0к

13 к

= SS 0к

1к 3

Sр SSк 2кк 3 ∨∨01

1к

pS∧∧1к Sр 2кк

3

pS

3

3

Sр3 =

pS 12кк Sр3 =

∧ SS 01 к 3pS

12 кк

Sр 3 = 1ОБР S ИН Е;

SS 2ОБР ДНФ =

23 к

∨Sр2к p∨

3

= Sp ∨ Sр 23 к 2к

SS 3ОБР ДНФ =

33 к

∨Sр p∨ 3к

3

= Sp ∨ Sр ∧ Sр 33 33 к к 3к 333= Sp 3к 3 =

3

= Sp ∧ 2Sр 23 к к 3 =

S

;

2ОБР ИН Е

S

.

3ОБР ИН Е

По функциям в базисе И-НЕ (Sобр И-НЕ , S1обр И-НЕ , S2обр И-НЕ , S3обр И-НЕ ) строится функциональная схема для формирования обратного кода отрицательного числа (сх. на рис. 8.57). Схема суммирования обратного кода отрицательного числаобр (S) и корректирующей единицы в младший разряд (0001) 2 построена на основе четырехразрядного последовательного сумматора (сх. на рис. 8.57), на выходе которой прямой код (прS). Код числа (0001)2 формируется формиру ется с учетом отсутствия переноса при сложении в сумматоре первоначальной суммы (сх. на рис. 8.57), т.е. при3=р0. В этом случае на входе «В» совместно с разрядом S(вход А) подается «1» 0 обр с выхода инвертора (сх. на рис. 8.57). На остальные разряды схемы суммирования по входам «В» подается «0», что равнозначно коду (0001)2, т.е. суммированию «1» в младший разряд декады. Перенос при суммировании обратного кода отрицательного числа и единицы в младший разряде теряется пр(р). Схема формирования истинного значения суммы в коде 8-4-2-1, т.е. коррекции прямого кода отрицательного числа, строится с учетом того, что коррекция прямого кода осуществляется при условии отсутствия переноса из декады при переходе от обратного кода отрицательного числа к прямому прямому,, т.е. при суммировании единицы в младший разряд декады. В рассматриваемой схеме коррекция необходима при рпр.=0 (сх. на рис. 8.57). Вследствие этого схема формирования истинного значения суммы (S) состоит из 44-разрядразрядного сумматора для сложения обратного кода обр (С) и корректирующего числа (610)=( )=(1010) 1010) 2 доп (сх. на рис. 8.57). Единицы в коде корректирующего числа формиру формируется ется логическим элементом по выходу на рис. 8.57 истинное значение суммы рпр (D2). На выходе схемы двух чисел (S) получается в резуль результате тате сложения двух одноразрядных двоично-десятичных чисел, имеющих разные знаки — плюс и минус. ну с. Перенос (р) в сумматоре (сх. на рис. 8.57) теряется, т.е. этот выход в практических схемах не строится. лог.. 1, то знак суммы поВыход р3 указывает на знак суммы, если лог ложительный, а если лог лог.. 0, то отрицательная сумма. 362

Р ис. 8.60. Ус ловное г р афи афическо ческое е о б озн означен ачение ие д в ои оич ч но но--деся десятт и ч ног ного о сумма тор тора а дл я суммиро вания де десятичных сятичных чис чисел, ел, пре предст дставле авле нных в ДДК, и и мею меющи щихх ра разные зные знак и с преобразователе м Д ДК 8-48-4-22-1 1 в до дополни полни тел ьный Д ДК на вхо входе де

Условное графическое обозначение сумматора показано на рис. 8.60 с отдельным условным графическим обозначением преобразователя ДДК 8-4-2-1 в дополнительный код (сх. ). Выход р в условно-графическом обозначении выполнен из схемы 3 — сумматора начальной суммы (3р). Аналогично могут быть построены одноразрядные сумматоры двоично-десятичных чисел, представленных и в других кодах: дополнительном, обратном и т.д. Правила суммирования при использовании других кодов отличаются от приведенных выше, но основываются на правилах двоичной математики с учетом правил кодирования чисел. Многоразрядные двоично-десятичные сумматоры Многоразрядные двоично-десятичные сумматоры многоразрядных чисел строятся на основе двоично-десятичных сумматоров, суммирующих по одной тетраде, которые соединяются между собой по схемам последовательного, параллельного или группового переноса. Рассмотренные схемы одноразрядных двоично-десятичных сумматоров являются основой для построения сумматоров многоразрядных двоично-десятичных чисел. В этом случае схемы одноразрядных сумматоров соединяются в каскадные схемы, в которых одноразрядные сумматоры могут соединяться между собой последовательно или параллельно. 363

Р ис. 8.6 8.61 1. Ф у н к ц иона ионал л ьн ьна а я схем схема а де деся сятт и ч ног ного о д ву вухх ра разз ря ряд д ног ного о сумм су мматора атора

В качестве примера рассмотрим построение многоразрядных десятичных сумматоров. На основе одноразрядного десятичного сумматора для сложения чисел с разными знаками, представленными в дополнительном коде с избытком 6. На рис. 8.61 представлена схема десятичного двухразрядного сумматора, которая состоит из двух схем – сумматор младшей тетрады и сумматор старшей тетрады. В схеме сумматора младшей и старшей тетрад слагаемое «А» должно быть отрицательным и с помощью преобразователя кодов типа х/у преобразуется прямой ДДК в дополнительный ДДК с избытком 6. Слагаемое «В «В2 2– положительное и подается непосредственно на входы десятичных сумматоров DSM. Функциональные схемы тетрад десятичных сумматоров соответствуют рассмотренной схеме на рис. 8.57, т.е. функционирование происходит по всем правилам сложения двоично-десятичных чисел. 364

Аналогично строятся двоично-десятичные сумматоры на основе одноразрядных двоично-десятичных сумматоров, работающих с другими кодами чисел.

1. 2. 3. 4.

5. 6.

7. 8.

Вопросы и задания для самоконтроля Каковы назначение и особенности функционирования десятичных сумматоров? В чем состоит особенность построения схем десятичных сумматоров? Опишите особенности кодирования слагаемых чисел для работы десятичного сумматора. Приведите принцип построения и работы двоично-десятичного сумматора для двух одноразрядных двоичных чисел, представленных в виде тетрад. Приведите принцип построения и работы одноразрядного десятичного сумматора. Приведите принцип построения и работы функциональной схемы одноразрядного десятичного сумматора для суммирования одноразрядных чисел, представленных в ДДК с разными знаками. Приведите принцип построения и работы функциональной схемы десятичного двухразрядного сумматора. Приведите условное графическое обозначение десятичных сумматоров.

8.8. Цифро ифровые вые ком компарат параторы оры Цифровым компаратором (от англ. сompare — сравнивать) называют логическое устройство, предназначенное для сравнивания двух чисел, например, A и B, представленных в двоичной системе счислеРезультатом татом сравния входными сигналами a1,a2,a3...am и b1,b2,b3...bm. Резуль нения является обнаружение состояний чисел: A=B, A>B и A В=( В=(14) 14)10=( =(1110) 1110)2: Пример 1. A=( A=(15) 15) 10=(

Пример 2.

=(1111) 1111)2 = В=( В=(15) 15) 10=( =(1111) 1111)2: A=(15) A=( 15) 10=(

Пример 3.

=(1110) 1110)2 = В=( В=(15) 15) 10=( =(1111) 1111)2: A=(14) A=( 14) 10=(

366

Таким образом, при этом способе необходимо применение схем сумматоров и преобразователей кодов. Второй способ основан на сравнении цифр в каждом разряде сравниваемых чисел, что сокращает время выполнения операций сравнения чисел. Поскольку операция сравнения означает поразрядное сравнение чисел, то основным в проектировании схем сравнения является построение схемы сравнения одноразрядных чисел, которая является простейшим компаратором, производящим проверку равенства чисел. Построение схемы сравнения (компаратора) для многоразрядных чисел сводится к разработке узлов связи одноразрядных схем сравнения в соответствии с алгоритмом. Рассмотрим наиболее простую схему равенства (компаратор) двух одноразрядных чисел а и b, принцип функционирования которой записан в таблице истинности (табл. 8.28). Выходная переменная р принимает значения 1 только в том случае, когда числа а и b равны. В соответствии с этим рассуждением дизъюнктивная нормальная форма (ДНФ) функции р имеет вид: ∨ b , что указывает на возможность ее реализации логиpa ba ДНФ = ческим элементом «равнозначность». Функция равнозначности является инверсией функции «исключающее ИЛИ», что реализу реализуется ется логическим элементом «неравнозначности»pa= ba ∨ b , или «сложением по модулю 2, т.е.pa = ⊕ b. Приведем доказательство данного утверждения. ∨ ba = ∨ = ∧ba =ba()∨ pa ba ba ba ДНФ =

∧∨ ba()

= () ba() ∨ ∧∨ ba

=b

= aa∨ a ∨ .b b aa a∨∨bb ba= ba Таблица 8.28 Таблица истинности компаратора для сравнения двух одноразрядных чисел Аргументы Функции

Описание процесса функционирования

a

b

р

0

0

1

1

0

0

а=b (сумма S=aпр–b доп=0), перенос равен единице (р= р=1) 1) р=0) 0) 01 а>b (сумма S=a пр–b доп≠0), перенос равен нулю (р=

0

1

0

01

1

1

1

0

S

0

р=0) 0) аb

0

1

0

0

1

р3=1 при ab), р3 (ab2 или a2b2, то сигнал разряда р22(a2>b2) и является определяющим для определения всего кода чисел a>b, а если a, 2b1) или р31 (a1 В2 А2 < В2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 0

0

1

1

1

1

0

0

0

0

1

0

1

0

×

×

× × ×

А1 < В1 А1 > В1 А1 < В1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

0

0

0

1

0

1

0

1

0

1

×

А1 > В1

А1 = В 1

×

×

×

×

0

0

1

0

1

0

1

0

1

0

×

×

×

×

×

×

0 1 1

А0 = В 0 А0 = В 0

0

0

0

0

0

0

0

0

0

0

0

0

0

А0 < В0

А0 > В0

А0 < В0

А0 > В0

А0 < В0

А0 > В0

А0 < В0

А0 > В0

×

×

×

×

×

×

0

0

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

Сигналы Сигналы на входах для трехразрядных кодов на выходах и их соотношения СоотноСоотноСоотноР2 Р1 Р3 А2 В2 шение А1 В1 шение А0 В0 шение А =В А >В А (В2В1В0) 2

Р30 определяет (А2А1А0)2< (В2В1В0)2 Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р30 определяет (А2А1А0)2< (В2В1В0)2 Р20 определяет (А2А1А0) 2 > (В2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В2В1В0) 2 Р30 определяет (А2А1А0)2< (В2В1В0)2

Р20 определяет (А2А1А0) 2 > (В2В1В0) 2 Р30 определяет (А2А1А0)2< (В2В1В0)2

Р21 определяет (А2А1А0) 2 > (В2В1В0) 2 Р31 определяет (А2А1А0) 2< (В2В1В0)2

Р31 определяет (А2А1А0) 2< (В2В1В0)2

Р22 определяет (А2А1А0) 2 > (В2В1В0) 2 Р32 определяет (А2А1А0) 2 < (В2В1В0) 2 Р21 определяет (А2А1А0) 2 > (В2В1В0) 2

Описание процесса функционирования

Таблица 8.30 Таблица истинности трёхразрядного компаратора для сравнения трёхразрядных кодов

372 1 0 1 0 1

1 0 1 0 1

1 0 0 1 1

А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 А2 = В 2 1

1

0

0

1

1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

А1 = В 1

1

1

1

1

0

0

1

1

1

1

0

0

А0 = В 0

А0 = В 0

А0 = В 0

А0 = В 0

А0 = В 0

А0 = В 0

1

1

1

1

1

1

Промежуточные выходы каскадов разрядов

1

А2 = В 2

0

0

0

0

0

0

0

0

0

0

0

0

1 0 0 0 0 0

0 0 0 0 0 0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

1

0

0

1

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Р32 Р10 Р30 Р11 Р31 Р12 Р20 Р21 Р22 А 2=В 2 А2>В 2 А2В 1 А1В 0 А0В А (В2В1В0) 2

Р31 определяет (А2А1А0) 2< (В2В1В0) 2

Р21 определяет (А2А1А0) 2 > (В2В1В0) 2

Р32 определяет (А2А1А0) 2 < (В2В1В0) 2

Р22 определяет (А2А1А0) 2 > (В2В1В0) 2

Описание процесса функционирования

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Описание процесса функционирования

Таблица 8.30 (продолжение)

373

0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 1 1 1 1 1 1 1 0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

1

0

1

0

1

0

0

0

0

0

0

0

0

0

0

1

0

1

0

1

0

Промежуточные выходы каскадов разрядов Р32 Р10 Р30 Р11 Р31 Р12 Р20 Р21 Р22 А 2=В 2 А2>В 2 А2В 1 А1В 0 А0 (В2В1В 0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р12, Р11, Р10 определяют (А2А1А0) 2 > (В2В1В0) 2

Р30 определяет (А2А1А0) 2< (В 2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В 2В1В0) 2

Р30 определяет (А2А1А0) 2< (В 2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В 2В1В0) 2

Р30 определяет (А2А1А0) 2< (В 2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В 2В1В0) 2

Р30 определяет (А2А1А0) 2< (В 2В1В0) 2

Р20 определяет (А2А1А0) 2 > (В 2В1В0) 2

Описание процесса функционирования

Таблица 8.30 (окончание)

По данным в таблице истинности (см. табл. 8.30) записываем функции Р1, Р2 и Р3, представленные в СДНФ: PA= 1 22BA 11BA 00BA ∨ 22BA 11BA 00BA ∨∨ 22BA 11BA 00BA 22BA 11 BA00 B ∨ ; ∨∨AB AB 00 AB AB 11AB 00AB ∨∨22AB 11AB 00AB AB 11AB 00AB 22 11 22 22 P PA A=2 22BA 11BA 00BA ∨ 22BA 11 BA 00 BA ∨∨ 22 BA11 BA00 BA 22 BA11 ∨ B ∨∨ AB AB AB 22 11 22 ; 3 = 22BA 11BA 00BA ∨ 22BA 11BA 00BA ∨ 22 BA 11BA 0 002B PA AB 21AB 10A 2∨∨ ∨ AB . 22 AB 11 AB 00 ∨ AB 22 Проводим минимизацию для конечных (выходных) функций Р1, Р2 и Р3 графическим способом, применяя метод карт Карно (рис. 8.65). В резуль результате тате минимизации получаем конечные функции вида ДНФ: PA= 1 22BA 11BA 00BA ∨

∨∨AB AB 00 AB 22 11 P PA A=2

BA 11BA 00BA ∨∨

22

BA 11BA 00BA

22

AB 11AB 00AB ∨∨22AB 11AB 00AB

22

BA 12∨ AB 21 AB ∨∨ 21 AB12 AА 1 1ВB ∨∨10 AB02

22

22

BA 11 BA00 B ∨

; AB 11AB 00AB

22

BA11 BA00 B∨

∨A AA A BA B0; 21 10 3= PA

∨ BA

22

. AB 12∨∨AB 10AB 02 AB 21 AB12∨ AB 21BA 00 B

21

Полученные при минимизации функции, представленные в ДНФ, оказываются очень сложными для построения функциональной схемы цифрового компаратора. Для упрощения функциональных зависимостей для конечных функций Р1, Р2 и Р3 рассмотрим зависимость этих функций от промежуточных функций Р21, Р22, Р32; Р11, Р21, Р31; Р10, Р20, Р30 для каждого разряда. Анализируя Анализиру я функции вида ДНФ для Р1, Р2 и Р3 в совокупности с промежуточными функциями каждого разряда (Р21, Р22, Р32; Р11, Р21, Р31; Р10, Р20, Р30) по таблице истинности (см. табл. 8.30), можно вывести условия функциональной взаимосвязи отдельных промежуточных одноразрядных схем сравнения (компараторов) с выходами схемы полного многоразрядного компаратора (Р1, Р2 и Р3), т.е. с конечными функциями, для каждого условия сравнения (А>В, А=В, АВ: PP22 = ∨ PP12 12∨ PP11 10 P 2; 22 −– для условия А» — первое сравниваемое число (А) больше второго числа (В), « B и A < B подключены к потенциалу низкого уровня (лог лог.. 0), а вход А=В подключен к потенциалу высокого уровня (лог лог.. 1), т.к. эти входы не преду предусматривают сматривают в данном схемотехническом решении подключения сигналов от схем. 378

Р ис ис.. 8.68. Фу Фун н к ц иона ионал л ьна ьная я схем схема а пос последов ледовате ательног льного о к аск аска а дног дного о соединения компара омпараторов торов дл для я сравне сравнени ния я двух 8-разряд ных ч исел

Если необходимо только определить, равны или не равны сравниваемые коды, то входы «» всех микросхем можно не соединять с выходами предыдущих микросхем, а соединить с общей шиной (^), как это сделано со входами микросхемы D1.1 (см. рис. 8.68), т.е. на входы «» микросхемы D1.2 (см. рис. 8.68) подать лог лог.. 0 (на схеме показано пунктиром). При сравнении чисел (кодов) со значительным числом разрядов целесообразно использовать каскадное параллельное соединение компараторов, где в первом каскаде параллельно работают несколько первичных компараторов. В такой схеме общее число каскадов, а следовательно, и задержка формирования выходного сигнала, уменьшается. Рассмотрим пример схемы с параллельным соединением компараторов на 1414-разрядный разрядный двоичный код (рис. 8.69) с полным сравнением. Функциональные возможности трех входных компараторов в схеме (см. рис. 8.69) позволяют сравнивать только 1212-разрядные разрядные коды (числа), а для увеличения функциональных возможностей входных компараторов можно использовать входы «» входных наиболее старших компараторов, на которые будут подаваться разряды кода. Например, для увеличения количества входных разрядов входы «» наиболее старших разрядов компараторов D1.2 и D1.3 (см. рис. 8.69) используются как информационные входы8а, b8, а13, b13, что дает 379

Р ис. 8.69 8.69.. Ф у н к ц ион иона а л ьн ьна а я схем схема а п ар ара а л ле лел л ь ног ного о к а ск ска а д ног ного о со соед еди и н ен ени ия компараторов ко мпараторов д л я полно полного го сравнения д ву вухх 144-разря разря дн дны ы х чисел

дополнительно два информационных разряда и общее количество сравниваемых разрядов увеличивается до 1414-ти. ти. Такое схемотехническое решение с использованием входов «» не требу требует ет дополнительного включения еще одного входного цифрового компаратора. Если необходимо максимальное быстродействие цифрового компаратора при определении только равенства кодов двух чисел, т.е. неполное сравнение, следу следует ет включить каскады цифровых компаторов параллельно, а выходы «=» объединить с помощью элемента И (рис. 8.70). 380

Р ис ис.. 8.7 8.70. 0. Ф у нк нкц ц иона ионал л ьна ьная я с хема па пара рал л лел лельног ьного о ка каска скад д ного соеди сое динени нения я компа ком парат раторо оров в д л я с ра равнен внени и я д ву вухх 1212-ра разр зря я дн дны ы х ч ис исел ел по п рин ринц ц и пу равенство–не равен ство–не равен равенство ство

вопросы и задания для самоконтроля 1. Перечислите основные понятия о компараторах как логических устройствах, их виды, назначение и применение. 2. Каковы назначение, принцип построения и работы цифровых компараторов? 3. Опишите классификацию цифровых компараторов. 381

4. Перечислите основные функции, выполняемые цифровыми компараторами. 5. Перечислите особенности работы цифровых компараторов с кодами чисел и с кодами знаков и символов. 6. Каковы назначение, построение и алгоритм работа функциональной схемы цифрового одноразрядного компаратора для кодов чисел? 7. Каковы назначение, построение и алгоритм работа функциональной схемы цифрового одноразрядного компаратора для кодов знаков и символов? 8. Приведите условное графическое обозначение цифровых компараторов. 9. Перечислите принципы выполнения операции поразрядного сравнения двух сравниваемых двоичных чисел на основе алгебры логики. 10. Перечислите принципы определения равенства и неравенства двоичных чи сел. 11. Поясните принципы построения цифрового компаратора для одноразрядных чисел методом синтеза. 12. В чем состоит назначение и особенности таблицы истинности функционирования компаратора?

Глава 9. ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

9.1. Общ Общие ие сведен сведения ия С созданием определенных систем представления информации в виде электрических, магнитных или электромагнитных сигналов, были придуманы запоминающие устройства, основным плюсом которых была возможность многократной перезаписи информации и длительного времени хранения информации. Бумажные носители начали постепенно вытесняться сначала аналоговыми, а за тем и цифровыми запоминающими устройствами. Мину Минусом сом одновременного применения ЗУ разных видов является то, что для работы с носителями разного типа и формата необходимы соответствующие ему устройства считывания, которые в совокупности с запоминающими устройствами представляют собой запоминающую систему систему.. Таким образом, подошли к понятию запоминающего устройства. Запоминающую систему называют запоминающим устройством (ЗУ), если она обладает способностью воспринимать и сохранять информацию, а затем при определенных условиях частично или полностью адекватно воспроизводить ее, обеспечивая достаточно длинный временной интервал между моментами прихода и использования информации. Таким образом, все носители информации применяются для: записи, хранения, чтения, передачи информации. Самое большое распространение ЗУ приобрели в компьютерах (компьютерная память). Кроме того, ЗУ применяются в устройствах автоматики и телемеханики, в приборах для проведения экспериментов, в бытовых устройствах (телефонах, фотоаппаратах, холодильниках, стиральных машинах и т.д.), в пластиковых карточках, замках. Основные понятия о формах представления информации особенно актуальны при рассмотрении ЗУ ЗУ,, которые оперируют с этой информацией при машинной обработке, хранении и выдаче. 383

Приведенные выше рассуждения имеют непосредственное отношение к рассмотрению вопроса хранения информации, т.к., выбирая одну из форм представления информации, необходимо обратить внимание на вопрос хранения информации. Устройства, которые могут хранить информацию, называют устройствами памяти. Устройства памяти — это набор различных схемотехнических и технических решений устройств, в которых хранится, т.е. запоминается, информация в виде одной из форм представления информации. Хранение информации начинается с ее запоминания, т.е. вначале необходимо запомнить информацию, а в дальнейшем производить хранение. Таким образом, учитывая то, что первоначальным этапом работы устройств памяти является запоминание, такие устройства еще называют запоминающими устройствами (ЗУ). Однако запоминающие устройства предназначены не только для записи и хранения информации, т.к. весь смысл накопления — запоминания информации состоит в возможности использования в дальнейшем этой информации, что и определяет требования о возможности работы ЗУ в режиме считывания (выборки) информации. В соответствии с тем, что существует две формы представления информации — аналоговая и цифровая форма, каждая из которых имеет недостатки и достоинства представления информации, можно сделать вывод о том, что нельзя создать ЗУ ЗУ,, которое бы могло работать с информацией, представленной в разных формах. В связи с этим создаются отдельно ЗУ ЗУ,, работающие с аналоговой информацией, и ЗУ ЗУ,, работающие с дискретной цифровой информацией. Запоминающие устройства, работающие с аналоговой информацией, входят в состав логических устройств обработки информации — вычислительных систем, которые получили название аналоговые вычислительные системы или аналоговые устройства логической обработки информации, что иногда отождествляют с аналоговыми вычислительными машинами (АВМ). Эти машины предназначены для решения задач, описываемых системами дифференциальных уравнений: исследования поведения подвижных объектов; моделирования электромагнитных полей; решения задач оптимального управления процессами и т.д. Но АВМ не могут решать задачи, связанные с хранением и обработкой больших объемов информации, которые легко решаются при использовании цифро384

вой (дискретной) информации. Однако, если необходимо сократить время обработки информации, применяют АВМ. АВМ, оперирующая информацией, представленной в виде непрерывных изменений некоторых физических величин. При этом в качестве физических переменных выступают сила тока электрической цепи, угол поворота вала, скорость и ускорение движения тела и т.п. Используя тот факт факт,, что многие явления в природе математически описываются одними и теми же уравнениями, АВМ позволяют с помощью одного физического процесса моделировать различные другие процессы. Запоминающие устройства, работающие с цифровой информацией, входят в состав логических устройств обработки информации — вычислительных систем, которые получили название электронные вычислительные системы или цифровые устройства логической обработки информации, что иногда отождествляют с электронными вычислительными машинами (ЭВМ). ЭВМ как логическое устройство, построенное на работе с цифровыми сигналами и содержащее цифровые ЗУ ЗУ,, является универсальной, что позволяет решать любые задачи на науки уки и техники. Скорость работы ЭВМ по сравнению с АВМ несколько ниже, но в перспективе, при разработке новых технологических поколений в интегральной схемотехнике, скорость работы ЭВМ будет повышаться, что особенно определяется скоростью работы ЗУ в совокупности с другими составляющими, входящими в состав логических устройств обработки информации. Необходимо также отметить и то, что аналоговую информацию легко преобразовать в цифровую. Это делают АЦП. Обратное преобразование обеспечивают ЦАП. Таким образом, если информация представлена в аналоговой форме, то для ввода ее в цифровое ЗУ необходимо установить АЦП, а при выводе информации — ЦАП. 9.1.1. Классификация запоминающих устройств Запоминающие устройства, как носители информации, предназначенные для записи, хранения и считывания (выборки) информации и применяемые в устройствах обработки информации, также могут называться устройствами памяти. 385

Аналогичность понятий память и запоминающие устройства (ЗУ) вносит и разнообразие в классификацию запоминающих устройств. Память классифициру классифицируется ется по функциональности, а запоминающие устройства (ЗУ) — по технической реализации. Особенности построения (технической реализации) ЗУ и функционирования устройств памяти определяют их классификацию по различным признакам: по физическим принципам работы запоминающих элементов (ЗЭ) и технологии их изготовления, способам изображения чисел, запоминания информации, доступа к ячейкам памяти, адресации, кратности считывания, назначению, характеру хранения информации, технологии изготовления, структуры данных и т.д. По форме представления информации в ЗУ выделяют только две большие группы: аналоговые и цифровые запоминающие устройства. Аналоговые запоминающие устройства предназначены для запоминания и временного хранения уровней аналоговых сигналов. Аналоговые запоминающие устройства используются для автоматического контроля над производственными процессами и в на научной учной деятельности, т.к. они чутко реагируют на изменение параметров физической среды. Цифровые запоминающие устройства (ЗУ) — устройства, предназначенные для записи, хранения и считывания информации, представленной в цифровом коде. Основным в работе цифровых ЗУ является цифровой сигнал, что позволяет широко применять такие в логических устройствах, выполняющих арифметическо-логические операции. Цифровые запоминающие устройства, по функциональному назначению элементов в цифровой схемотехнике, относятся к элементам памяти, которые входят в состав последовательностных устройств (последовательностные логические схемы), для фиксации внутренних состояний схемы, т.к. последовательностные устройства называют автоматами (устройствами) с памятью. Рассмотрим некоторые общие характерные признаки, по которым классифицируются аналоговые и цифровые запоминающие устройства. По физическим принципам работы запоминающих элементов ЗУ делятся на полупроводниковые, магнитные и оптические. В каче386

стве носителей информации в полупроводниковых ЗУ используются полупроводниковые элементы, являющиеся основой построения ЗУ в интегральной схемотехнике, а в магнитных ЗУ используются пленочные элементы, ферритовые сердечники, магнитные барабаны, магнитные ленты, диски, барабаны. В качестве оптических ЗУ используются различные оптические среды. По геометрическому исполнению ЗУ подразделяются на дисковые (магнитные диски, оптические, магнитооптические), ленточные (магнитные ленты, перфоленты), барабанные (магнитные барабаны), карточные (магнитные карты, перфокарты, флэш-карты, и др.), печатные платы (карты DRAM, картриджи). По способу изображения чисел ЗУ можно разделить на ЗУ со стирающейся формой записи и с нестирающейся формой записи. Так, например, запоминание данных в виде отверстий или вырезов на перфоленте, перфокарте и т.п. является нестирающейся формой записи, а представление данных в виде состояния намагничивания материала (ферритовые сердечники, магнитные диски, жесткий магнитный диск – носителем информации является пластина с магнитным покрытием, гибкий магнитный диск, магнитные ленты, магнитные карты) относится к стирающейся форме записи. Также к стирающимся ЗУ относятся магнитооптические и оптические CD (Compact Disc Disc)) — оптический носитель информации в виде пластикового диска с отверстием в центре, в котором процесс записи и считывания информации осуществляется при помощи лазера. В качестве стирающихся ЗУ использу используется ется принцип накопления электростатического заряда в диэлектриках (зарядов элементарных конденсаторов в конденсаторных ЗУ ЗУ,, запоминающие электроннолучевые трубки) и т.п. ЗУ с нестирающейся формой записи обеспечивает однократную запись, которая производится оператором при изготовлении конкретного ЗУ ЗУ.. ЗУ со стирающейся формой записи позволяет многократную перезапись информации до естественного износа самого носителя информации. По способу запоминания (хранения) информации ЗУ делятся на статические и динамические ЗУ ЗУ.. В статических ЗУ (в статической памяти — от англ. static storage storage)) хранимая информация остается неподвижной по отношению к но387

сителю информации (ЗУ на триггерах, ферритовых сердечниках, магнитных лентах, барабанах, дисках и др.), т.е. записанная информация постоянно хранится в выделенном для нее месте и не разрушается при ее считывании. Разрушение информации возможно только при ее принудительном стирании или отключении напряжения источника питания. По структурному построению и использованию ЗУ делятся на внутренние и внешние ЗУ, т.е. подразделяются на внутреннюю и внешнюю память. Принадлежность ЗУ к внутренней или внешней памяти определяется способом обращения программ пользователей к этим ЗУ ЗУ,, а не технику их соединения между собой и с устройством обработки цифровой информации (центральным процессором). Например, накопитель на магнитных дискетах, подсоединенный через канал, в одном устройстве обработки цифровой информации будет выполнять функцию внутреннего ЗУ ЗУ,, а в другом — внешнего ЗУ ЗУ.. Внутренняя память — совокупность ЗУ ЗУ,, к которым обращение по программам пользователя производится непосредственно. К таким ЗУ относятся сверхоперативные, оперативные, постоянные и бу буферные ферные ЗУ ЗУ.. Внешняя память — совокупность ЗУ ЗУ,, к которым по программам пользователей обращение идет через процедуры ввода–вывода. К внешней памяти относятся внешние ЗУ ЗУ.. В динамических ЗУ (в динамической памяти — от англ. dynamic storage) информация постоянно циркулирует в массиве, отведенном для ее хранения, т.е. информация в динамических ЗУ находится в движении относительно носителя информации (ЗУ на линиях задержки). При этом считывание инфор мации сопровождается ее разрушением. Для сохранения информа ции ее необходимо перезаписать заново. По технологии изготовления запоминающих элементов ЗУ делятся на дискретные (ферритовые сердечники) и интегральные (биполярные и униполярные структуры запоминающих элементов). По кратности считывания информации различают ЗУ со считыванием информации без разрушения информации (на биполярных структурах ИМС) и ЗУ с разрушением при считывании информации (например, на ферритовых сердечниках). 388

По методу размещения (записи) и поиска (считывания), т.е. доступа в ЗУ ЗУ,, различают адресную и безадресную память память.. В настоящее время цифровые запоминающие устройства (ЗУ) являются основными устройствами для построения логических устройств обработки цифровой информации.

1. 2. 3. 4. 5. 6. 7.

Вопросы и задания для самоконтроля Приведите основные понятия о запоминающей системе. Каково назначение запоминающих устройств? Приведите основные понятия о формах представления информации в запоминающих устройствах (ЗУ). Приведите основные понятия об аналоговых запоминающих устройствах. Приведите основные понятия о цифровых запоминающих устройствах. Приведите понятие о классификации памяти. Как происходит классификация запоминающих устройств по различным признакам?

9.2. Основны Основные е понят понятия ия о ц ифровых запоми запоминающ нающих их устр строй ойствах ствах и их виды Цифровые ЗУ предназначены для записи, хранения и выдачи информации, представленной в виде цифрового кода. Основными характеристиками ЗУ являются: их информационная емкость, быстродействие и время хране ния информации. Классификацию цифровых ЗУ можно выполнять по ряду признаков: ‒ функциональному назначению; ‒ способу хранения информации; ‒ технологическому исполнению; ‒ способу обращения к массиву элементов памяти. В основу технической классификации запоминающих устройств (ЗУ) положе но их функциональное назначение. По функциональному назначению, т.е. по выполняемым функциям, ЗУ делятся на оперативные запоминающие устройства (ОЗУ), сверхоперативные запоминающие устройства (СОЗУ), постоянные запоминаю389

щие устройства (ПЗУ), бу буферные ферные запоминающие устройства (БЗУ) и внешние запоминающие устройства (ВЗУ): ‒ оперативные запоминающие устройства (ОЗУ ОЗУ,, или RAM) — устройства памяти цифровой информации, объединенные со схемами управления, обеспечивающими режимы записи, хранения и считывания цифровой (двоичной) информации в процессе ее обработки. Оперативные ЗУ (ОЗУ) относятся к внутренней или основной памяти и предназначены для хранения операндов, программ текущих вычислений, промежуточных и конечных резуль результатов татов обработки информации, непосредственно используемых в процессе выполнения операций по программе и обеспечи вающие соизмеримые времена ее считывания и записи, в ходе вычислительного процесса. Таким образом, ОЗУ используются для введения в процесс выполнения арифметическо-логических операций (АЛУ) текущих резуль результатов татов или данных, полученных в процессе выполнения арифметическологических операций. Оперативные ЗУ используются, когда необходимо выбирать и обновлять хранимую информацию в высоком темпе обработки информации в цифровом устройстве, т.е. представляют собой устройство, в котором содержимое ячейки памяти можно изменять, стирать и записывать новое, т.е. применяются для хранения часто меняющейся информации. ОЗУ для современных цифровых устройств обработки информации имеют высокое быстродействие (период обращения, т.е. время чтения или записи слова в ОЗУ) от долей до нескольких микросекунд, а емкость от нескольких десятков до миллиона слов. Оперативные ЗУ могут быть выполнены как статическими, так и динамическими. Основным требованием, предъявляемым к ОЗУ ОЗУ,, является обеспечение максимально возможного быстродействия, при заданных объеме и организации памяти. Для обозначения на принципиальных электрических схемах ИМС ОЗУ использу используется ется сокращение RAM (random access memory). ‒ сверхоперативные ЗУ (СОЗУ) — согласующее звено памяти между цифровым устройством обработки информации и ОЗУ ОЗУ,, когда быстродействие цифровым устройством обработки информации больше быстродействия ОЗУ ОЗУ;; 390

Быстродействия СОЗУ составляет десятые и сотые доли микросекунды, при небольшой емкости — от нескольких десятков до нескольких тысяч слов. Сверхоперативные ЗУ (СОЗУ) относятся к внутренней (основной) памяти и предназначены для хранения операндов, которые необходимых для выполнения текущей последовательности команд программы, а также служебной информации, используемой использу емой при управлении процессами выполнения арифметическо-логических операций. В качестве элементов памяти ОЗУ и СОЗУ используются полупроводниковые элементы, тонкие магнитные пленки, ферритовые сердечники. Быстрые, но дорогие ОЗУ и СОЗУ строят на триггерах, более медленные, но дешевые разновидности ОЗУ и СОЗУ — динамические ЗУ строят на конденсаторах. В обоих видах ЗУ информация исчезает после отключения от источника питания (например, тока). ‒ постоянные запоминающие устройства (ПЗУ ПЗУ,, или ROM ROM)) — матрицы пассивных элементов памяти со схемами управления, предназначенные для воспроизведения неизменной информации, заносимой в матрицу при из готовлении (в режиме хранения информации энергия не потребляется). Постоянные ЗУ (ПЗУ) относятся к внутренней (основной) памяти и предназначены для хранения некоторой однажды записанной в них информации, которая не разрушается в процессе вычислений и при отключении источников питания ос тается неизменной в течение всего времени эксплуатации устройства. Обычно это либо неизменные последовательности кодов, определяющие алгоритмы, по которым функциониру функционирует ет устройство, либо некоторые константы (например, 1, 0, 10, π … и др.), табличные значения, тестовые программы, стандартные подпрограммы и микропрограммы для вычисления значений элементарных функций (например,хе , ln x, sin x, cos x и др.), программы для преобразования вводимых чисел в цифровое устройство из одной системы счисления в другую и т.п., требуемые для выполнения определен ных вычислений. Постоянные ЗУ (ПЗУ) относятся к управляющей памяти (англ. control storage storage)) — памяти, содержащей управляющие программы или микропрограммы. Таким образом, ПЗУ используются для хранения программ в таких специализиру специализируемых емых цифровых устройствах, которые функци391

онируют длительное время и многократно выполняют действия по одному и тому же алгоритму при различных исходных данных. Для обозначения на принципиальных электрических схемах ИМС ПЗУ использу используется ется сокращение ROM (read only memory). В зависимости от способа и возможности первоначальной записи информации ПЗУ подразделяются на три подкласса: масочные ПЗУ ПЗУ,, программируемые программиру емые ПЗУ ПЗУ,, репрограммируемые ПЗУ ПЗУ.. ‒ масочные ПЗУ с фиксированной записью информации, т.е. программируемые граммиру емые на этапе изготовления (ПЗУ), содержание которых не может быть изменено конечным пользователем, в рабочем режиме допу допускает скает только считывание информации. ‒ программируемые постоянные запоминающие устройства (ППЗУ ППЗУ,, или PROM) — постоянные запоминающие устройства с возможностью одно кратного электрического программирования; они отличаются от ПЗУ тем, что позволяют в процессе применения микросхемы однократно изменить состояние запоминающей матрицы электрическим путем по заданной программе. Программируемые Программиру емые (записываемые) постоянные запоминающие устройства (ППЗУ) с однократной записью информации, т.е. программируемые граммиру емые пользователем, в которые конечный пользователь может записать информацию только один раз. ‒ репрограммиру емые постоянные запоминающие устрой ства (РПЗУ РПЗУ,, или EEPROM EEPROM)) — постоянные запоминающие устройства с возможностью мно гократного электрического перепрограммирования (перезаписи), отличаются от ППЗУ тем, что допускают допу скают многократную электрическую запись информации, 4 но число циклов записи и стирания ограничено (до 10 циклов); ‒ репрограммиру емые постоянные запоминающие устройства с ультрафиоле товым стиранием и электрической записью информации (РПЗУ УФ, или EPROM), отличаются от РПЗУ только способом стирания информации с помощью ультрафиолетового освещения, для чего в корпу корпусе се микросхемы имеется специальное окно; ‒ ассоциативные запоминающие устройства (АЗУ АЗУ,, или САМ САМ)) — «безадресные» ЗУ ЗУ,, в которых поиск и выборка информации осуществляется по содер жанию произвольного количества разрядов хранящихся в АЗУ чисел, независимо от физических координат ячеек памяти. 392

‒ буферные ЗУ (БЗУ) являются промежуточными ЗУ ЗУ,, например, между ОЗУ и внешними ЗУ ЗУ,, и предназначены для хранения данных при обмене между устройствами с разным быстродействием, т.е. используются для повышения эффективности обмена информацией между ОЗУ и внешними устройствами, работающими с разной скоростью. Понятие «буфер» означает смягчитель, что и определяет назначение БЗУ, как устройство для обеспечения «мягкой» работы при приеме информации, поступающей с большой скоростью на приемное устройство, работающее с малой скоростью. На бу буферных ферных ЗУ (БЗУ) создается буферная память (англ. buffer storage) — па мять, предназначенная для временного хранения данных при обмене ими между различными устройствами или программами, а также временная (промежуточ ная) память (англ. temporary (intermediate) storage) — память для хранения промежу точных результатов обработки. Применяются БЗУ в каналах ввода и вывода для накопления информации, передаваемой в ОЗУ ОЗУ,, в алфавитно-цифровых печатающих устройствах (АЦПУ) перед выводом данных на печать. БЗУ занимают промежуточное место между ОЗУ и ВЗУ по емкости и быстродействию и выполняются (строятся) на интегральных схемах и магнитных носителях информации. ‒ внешние ЗУ (ВЗУ) предназначены для хранения больших массивов (объемов) информации, который обычно превышает сотни миллионов слов, в течение длительного времени, однако, период обращения к ВЗУ составляет от нескольких миллисекунд до нескольких десятков секунд, что указывает на низкое быстродействие. Данные, хранящиеся во ВЗУ ВЗУ,, непосредственно не используются в вычислительном процессе, а передаются из ВЗУ в ОЗУ ОЗУ.. В качестве ВЗУ чаще всего используются накопители информации на магнитных лентах (НМЛ), на гибких и жестких дисках (НГМД, НЖМД), на микросхемах на основе материалов, содержащих цилиндрические магнитные домены (ЦМД), а также на оптических дисках. Перечисленный ряд запоминающих устройств не является исчерпывающим. Эта область электроники в настоящее время бурно развивается, и появляются новые разновидности ЗУ с иными прин393

ципами функционирования. Например, имеются программиру программируемые емые логические матрицы (ПЛМ), отличающиеся от ППЗУ ограниченным набором входных сигналов. Также имеются РПЗУ РПЗУ,, в которых допускается допу скается избирательное стирание информации в любом отдельном элементе памяти (EAROM). По способу хранения информации ЗУ делятся на статические и динамические. Элементы памяти статических ЗУ представляют собой бистабильные ячейки, что определяет потенциальный характер управляющих сигналов и возможность чте ния информации без ее разрушения. В динамических ЗУ для хранения информации используются инерционные свой ства реактивных элементов (например, конденсаторов), что требу требует ет периодического восстановления (регенерации) состояния элементов памяти в процессе хранения информации. В большинстве динамических ЗУ регенерация совмещается с обращением к элементам памяти. Для обеспечения синхронизации работы динамиче ских ЗУ используются потенциально-импульсные сигналы управления. Некоторые типы динамических ЗУ имеют встроенную систему регенерации и синхронизации. По внешним сигналам управления они не отличаются от пол ностью статических ЗУ и поэтому их часто называют квазистатическими ЗУ ЗУ.. Статические ЗУ бывают синхронными и асинхронными. Синхронные статические ЗУ имеют статический накопитель (матрицу элементов памяти) и динамические цепи управления, требующие синхронизации, аналогично динами ческим ЗУ ЗУ.. По технологии выполнения ЗУ можно разделить на следующие виды: ‒ полупроводниковые ЗУ на основе биполярных структур, использующие схемотехнику ТТЛ, ЭСЛ и др.; ‒ полупроводниковые ЗУ на основе полевых транзисторов с изолированным затвором: р-МОП, n-МОП и КМОП; ‒ полупроводниковые ЗУ на основе приборов с зарядовой связью; ‒ магнитные ЗУ на основе цилиндрических магнитных доменов. Следует Следу ет отметить, что независимо от технологии изготовления ЗУ уровни их входных и выходных сигналов обычно приводятся 394

к уровням стандартных серий элементов ТТ ТТЛ, Л, ЭСЛ или КМОП. Для использования в РПЗУ разработаны специ альные структуры: ‒ с лавинной инжекцией заряда и плавающим затвором (ЛИПЗ МОП), кото рые применяются в РПЗУ УФ; ‒ со структурой металл—нитрид кремния—окисел кремния— полупровод ник (МН МНОП), ОП), которые используются в РПЗУ с электрическим стиранием, в том числе и с избирательным стиранием. По способу обращения к массиву памяти все ЗУ делятся на адресные и без адресные (ассоциативные). Большинство видов ЗУ относятся к адресным ЗУ ЗУ,, в которых обращение к элементам памяти производится по их физическим ко ординатам, задаваемым внешним двоичным кодом-адресом. Адресная память — память, в которой выбор ячейки памяти производится по ее адресу адресу,, указанному в коде выполняемой команды. Адресные ЗУ по способу обращения, т.е. доступа, к ячейкам памяти подразделяет на ЗУ с последовательным, циклическим, с непосредственным и с произвольным доступом. В ЗУ с последовательным доступом (англ. sequential access memory, SAM) информация, нанесенная на носитель, последовательно перемещается около считывающих и записывающих элементов (например, ЗУ на магнитных лентах), и выборка элементов памяти выполняется последовательно в порядке возрастания или убывания адресов, что определяется направлением перемещения считывающих или записывающих элементов (обычно такие ЗУ выполняются на регистрах сдвига). Поэтому время обращения к таким ЗУ зависит от адреса. Ячейки памяти в ЗУ с последовательным доступом выбираются (считываются) последовательно, одна за другой, в очередности их расположения. Вариант такой памяти — стековая память. В ЗУ с циклическим доступом информация периодически перемещается относительно записывающих и считывающих элементов (например, ЗУ на магнитных и оптических дисках, барабанах). В таких ЗУ время обращения в зависимости от адреса слова изменяется от какого-то минимального до определенного значения. В ЗУ с непосредственным (прямым) доступом отсутствует движение информации относительно записывающих и считывающих элементов (например, ЗУ на ферритовых сердечниках, полупрово395

дниковых элементах, жесткие магнитные диски). Время обращения к таким ЗУ не зависит от адреса слова в ЗУ ЗУ.. В ЗУ с произвольным доступом (англ. random access memory, RAM) можно обратиться к произвольной ячейке памяти по любому адресу (например, в оперативном ЗУ), т.е. допускается любой порядок следова ния адресов. Безадресная память по способу доступа к ячейкам памяти подразделяется на ассоциативную, стековую и магазинную память. Ассоциативная память — память, в которой поиск информации производится не по адресу адресу,, а по ассоциативным признакам самой информации путем сравнения и сопоставления. К ассоциативным признакам можно отнести широко используемые критерии, определяющие числа (коды): равные заданному значению, больше или меньше заданного значения и т.п. Ассоциативные ЗУ не имеют входов адресных сигналов: поиск и выборка информации в таких ЗУ осуществляется по ее содержанию и не зависит от физиче ских координат элементов памяти. Операция ассоциативного поиска информации состоит в последовательном считывании хранимых в ЗУ слов (кодов) и сравнении их с ассоциативными заданными признаками. Слова (коды), признаки которых совпадают с ассоциативными заданными признаками, считываются из ЗУ ЗУ.. Принцип ассоциативной выборки осуществляется в настоящее время в информационно-справочных устройствах для поиска нужных документов, что повышает производительность выполняемой операции. Стековая память — память, в которой обслуживание производится по следующему правилу: первым поступил — первым обслужился. В стековой памяти ячейки образуют одномерный массив, в котором соседние ячейки связаны друг с другом разрядными цепями передачи слов (кодов). Слова записываются в память по входной шине в свободные ячейки памяти с последовательными номерами, начиная с ячейки с номером 0. Считывание с удалением слова (кода) из памяти производится с другой стороны стека и только из нижней ячейки с номером 0 на выходную шину шину.. При этом остальные слова в стеке сдвигаются вниз в соседние ячейки с меньшим номером. В состав стека входит счетчик-указатель, формирующий адрес свободной ячейки памяти, и сигналы, обозначающие, что стек запол396

нен или пу пуст ст.. Стековая память широко использу используется ется для аппаратной организации различных очередей. Магазинная память — память, в которой считывание производится по следующему правилу: поступил последним — первым обслужился. Запись нового слова в память производится только по входной шине в верхнюю ячейку памяти с номером 0. При записи очередного слова все ранее записанные слова в памяти смещаются на один регистр вниз (проталкивание вниз информации). Считывание производится из верхней ячейки с номером 0. Слово выдается на выходную шину шину.. После считывания слова оставшиеся в памяти слова перемещаются вверх на один регистр (проталкивание вверх информации), если считывание производится с удалением слова из памяти. Очень часто в магазинной памяти преду предусматривается сматривается возможность считывания без удаления слова из памяти. В этом случае память имеет в своем составе счетчик-указатель магазина, аналогичный счетчику-указателю стека. Магазинная память широко использу используется ется для хранения исходных данных, промежуточных и конечных резуль результатов татов при вычислении арифметических и булевых выражений. В этом случае исходные данные загружаются в магазинную память из ОЗУ ОЗУ,, а резуль результаты таты вычислений передаются из магазинной памяти в ОЗУ ОЗУ.. По энергозависимости ЗУ делятся на энергозависимые и энергонезависимые ЗУ. Энергозависимые ЗУ или энергозависимая память (англ. volatile storage) — за поминающие устройства (память), в которых происходит потеря информации при отключении (и даже при кратковременном прерывании) питающего напряжения. К таким запоминающим устройствам относятся ЗУ ЗУ,, схемотехнические решения которых построены на транзисторных структурах (на биполярных и униполярных транзисторах), например, полупроводниковые транзисторные ЗУ.. К этому типу памяти относятся память, реализованная на ОЗУ ЗУ ОЗУ.. Статическая память относится к энергозависимой памяти, которой для хра нения информации достаточно сохранения питающего напряжения, а динамическая память — энергозависимая память, в которой информация со време нем разрушается (деградирует), и, кроме подачи электропитания, необходимо производить ее периодическое восстановление (регенерацию). 397

Энергонезависимые ЗУ или энергонезависимая память (англ. nonvolatile storage) — запоминающие устройства (память), в которых информации при отклю чении (и даже при кратковременном прерывании) питающего напряжения сохра няется. К таким запоминающим устройствам относятся ЗУ ЗУ,, в схемотехнических решениях которых отсутствуют транзисторные структуры, например, магнитная память: пленочные элементы, ферритовые сердечники, магнитные барабаны, маг нитные ленты, диски, барабаны; оптических ЗУ ЗУ.. К этому типу памяти относятся все виды памяти на ПЗУ и ППЗУ ППЗУ.. По доступности операции с данными ЗУ делятся на память только для чтения ROM (ПЗУ) и память для чтения/записи RAM (ОЗУ). Память на программиру программируемых емых и перепрограммиру перепрограммируемых емых ПЗУ (ППЗУ и ПППЗУ) не имеет общепринятого места в этой классификации. Ее относят либо к подвиду памяти «только для чтения», либо выделяют в отдельный вид. Также предлагается относить память к тому или иному виду по характерной частоте ее перезаписи на практике: к RAM относить виды, в которых информация часто меняется в процессе работы, а к ROM — предназначенные для хранения относительно неизменных данных.

1.

2. 3. 4. 5. 6. 7. 8.

вопросы и задания для самоконтроля Опишите структуру запоминающих устройств в составе логических устройств и основные понятия о форматах построения представления информации. Приведите классификацию цифровых ЗУ ЗУ.. Каковы основные признаки, характеризующие цифровые ЗУ? Приведите классификацию ЗУ по функциональному назначению. Приведите классификацию оперативных запоминающих устройств по функциональному назначению. Приведите классификацию ПЗУ по функциональному назначению. Приведите классификацию ЗУ по способу хранения информации. Приведите классификацию ЗУ по способу обращения к массиву памяти.

398

9.3. Основны Основные е харак арактер терист истик ики и цифровы ифровыхх за запоми помина нающ ющи их устройств устройст в Цифровая (дискретная) форма представления информации в настоящее время считается основной формой, которая позволяет производить математические действия с цифрами, отражающими информацию в ее количественном значении. Цифровая форма представления информации позволяет легко решать задачи, связанные с хранением и обработкой больших объемов информации, т.к. с цифровыми значениями можно проводить математические действия. В соответствии с этим, при описании принципов построения и обработки информации в запоминающих устройствах, будем рассматривать только цифровые запоминающие устройства. Как известно, для выполнения математических действий при машинной обработке, хранении и выдаче цифровой информации необходимы ЗУ ЗУ,, которые должны иметь соответствующий объем памяти, а также соответствовать определенным характеристикам. Важнейшими характеристиками ЗУ являются информационная емкость и быстродействие. Информационная емкость ЗУ определяется количеством единиц информации, которое может храниться в нем. Как правило, информационной емкостью называется только полезный объем хранимой информации, в нее не включается размер памяти, занятый служебной информацией, например, резервные области, синхродорожки, инженерные цилиндры и пр. Минимальной единицей информации является бит или же кратные ей единицы: килобит (1кб=1024 бита), мегабит (1Мб=1024кб), гигабит (1Г 1Гб= б=1024Мб). 1024Мб). Но чаще пользуются единицей байт (1Байт=8бит), или же кратными ей единицами: килобайт (1кБ=1024 Байта), мегабайт (1МБ=1024КБ), гигабайт (1ГБ=1024МБ). Для измерения больших объемов памяти используются терабайты и петабайты. В сокращенных наименованиях единиц, дабы не спутать, например, килобайты и килобиты, можно использовать следующее соглашение: если подразумевается бит, то используются строчные буквы (б, кб, Мб, Гб), соответственно байты будут обозначаться прописными – Б, кБ, МБ, ГБ. 399

Быстродействие ЗУ характеризу характеризуется ется его временными характеристиками, к которым относятся: – время поиска информации — интервал времени t момента П ) (от начала операции обращения до момента, когда становится возможным допуск к требу требуемой емой ячейке памяти ЗУ ЗУ;; – время обращения (время доступа к ЗУ) — интервал времени (Тобр), равный сумме времени поиска требуемой ячейки памяти и записи или считывания информационного слова в данном ЗУ ЗУ:: или ТtобрП=+ tСЧ , т.е. цикл, который характеризует ТtобрП=+ t ЗА ЗАП П максимальную частоту обращения к данному ЗУ ЗУ,, при считывании или записи информации; – время считывания (выборки) информации — интервал времени (t СЧ) обращения к ЗУ от подачи сигнала считывания и до получения выходного сигнала; – время записи информации — интервал времени ЗАП ЗА П )(t от момента подачи сигнала обращения к ЗУ до момента готовности ЗУ к приему следующей порции информации. Практически для большинства ЗУ время обращения к ним при записи и считывании информации имеет величину одного порядка. Минимальный интервал времени между последовательными обращениями к ЗУ называют временем цикла, которое складывается из времени обращения к ЗУ и стирания ранее записанной инфрмации или восстановления считанного кода. Быстродействие и емкость ЗУ являются взаимосвязанными характеристиками, например, увеличение емкости ЗУ ЗУ,, как правило, приводит к снижению быстродействия. Показателями качества ЗУ являются и такие характеристики ЗУ ЗУ,, как надежность, масса устройства, габариты и стоимость. Немаловажное значение в характеристике ЗУ имеют и его электрические параметры. Основные электрические параметры ЗУ можно разделить на статические и динамические. Статические параметры ЗУ характеризуют его работу в установившемся режиме. Система статических параметров ЗУ представляет собой совокупность некоторых контрольных точек его воль вольтамтамперных характеристик. Динамические параметры ЗУ определяются происходящими в нем временными процессами. Систему динамических параметров ЗУ со400

ставляет совокупность вре менных переходов входных и выходных сигналов, соответствующих границам правильного функционирования ЗУ ЗУ.. Кроме этого используются также специальные классификационные параметры ЗУ ЗУ,, по которым выполняют их разделение по группам в соответствующих сериях ИМС ЗУ ЗУ.. В качестве классификационных параметров могут использоваться также некоторые статические и динамические параметры. В табл. 9.1 приведе ны основные классификационные параметры ЗУ ЗУ.. Статические параметры ЗУ можно разделить на общие, входные и выходные. В табл. 9.2 приведены некоторые статические параметры ЗУ ЗУ.. К динамическим па раметрам относятся основные временные характеристики ЗУ ЗУ,, такие как время вы бора микросхемы t и некото рые tCS, время выбора адресаA,tвремя выборки сигнала RD другие. Таблица 9.1 Классификационные параметры запоминающих устройств (ЗУ) Параметр Информационная емкость

Обозначение N

Число слов в ЗУ

п

Разрядность

т

Коэффициент разветвления по выходу Число циклов перепрограммирования Потребляемая мощность Потребляемая мощность в режиме хранения

КР

NCY РCС РCСS

Время хранения информации

tSG

Время выбора микросхемы

tcs

Определение

Число бит памяти в накопителе ЗУ Число адресов слов в накопителе ЗУ Число разрядов в накопителе ЗУ Число единичных нагрузок (входов других ИМС), которые можно одновременно подключить к выходу ЗУ Число циклов запись–стирание, при котором сохраняется работоспособность ЗУ Потребляемая ЗУ мощность в установленном режиме работы Мощность, потребляемая ЗУ при хранении информации в режиме невыбора Интервал времени, в течение которого ЗУ в заданном режиме сохраняет информацию Интервал времени, в течение которого выбирается микросхема с ЗУ 401

Таблица 9.1 (окончание) Классификационные параметры запоминающих устройств (ЗУ) Параметр Время выбора адреса Время выборки сигналов

Обозначение At

t RD

Определение Интервал времени, в течение которого выбирается адрес ЗУ в микросхеме Интервал времени, в течение которого выбирается сигнал по адресу в микросхеме с ЗУ

Таблица 9.2 Статические параметры запоминающих устройств (ЗУ) Параметр

Обозначение

Напряжение питания

UСС

Ток потребления

IСС

Напряжение питания в режиме хранения Ток потребления в режиме хранения Ток потребления в заданном режиме

UCCS I CCS I CC

Напряжение логической «1»

UH

Напряжение логического «0»

UL

1. 2. 3. 4. 5. 6.

Определение Напряжение источника питания ЗУ Ток, потребляемый ЗУ от источника питания в заданном режиме Напряжение питания ЗУ в режиме хранения информации Ток, потребляемый ЗУ в режиме хранения информации Ток, потребляемый ЗУ в установившемся заданном режиме Напряжение сигнала на входе или на выходе, соответствующее логической единице Напряжение сигнала на входе или на выходе, соответствующее логическому нулю

Вопросы и задания для самоконтроля Приведите понятие о битах, байтах и машинном слове и форме представления информации для запоминающих устройств. Перечислите информационные единицы объема информации для запоминающих устройств. Каковы основные характеристика ЗУ? Каковы параметры, характеризующие быстродействие ЗУ? Перечислите основные электрические параметры ЗУ ЗУ.. В чем состоит понятие о статических и динамических параметрах ЗУ?

402

9.4. Оперативн Оперативные ые з апоми апоминающ нающие ие уст устройства ройства В качестве элементной базы для построения оперативного запоминающего устройства (ОЗУ) могут быть использованы БИС ОЗУ как статического, так и динамического типов. В БИС статических ОЗУ (SRAM — static RAM) каждая запоминающая ячейка построена на основе триггера, состояние которого определяется значением (нуль или единица) хранимого бита данных. В БИС динамических ОЗУ (DRAM — dynamic RAM) ячейка памяти выполнена на основе конденсатора, а значение бита данных определяется наличием или отсутствием на нем заряда. Запоминающие ячейки в БИС динамических ОЗУ занимают значительно меньшую площадь, чем в статических. Поэтому при одинаковой технологии изготовления в одной БИС динамического ОЗУ удается разместить значительно больше элементов, чем в БИС статического ОЗУ ОЗУ.. Соотношение количества ячеек БИС динамического ОЗУ к количеству ячеек БИС статического ОЗУ при равных объемах кристалла равно 16:1 и более, т.е. БИС динамической памяти имеет в 16 раз большую информационную емкость, чем БИС статической памяти. Стоимость хранения одного бита информации в БИС ОЗУ динамического типа также меньше, чем в БИС ОЗУ статического типа. Однако динамические ОЗУ требуют в процессе работы периодического восстановления заряда (регенерации) на запоминающих конденсаторах. Для построения узла регенерации требуется требу ется введение дополнительных микросхем, что может свести на нет преимущества БИС памяти динамического типа. Особенно это заметно, если требу требуемый емый объем памяти мал. Поэтому БИС динамических ОЗУ целесообразно использовать только при построении оперативной памяти с большой информационной емкостью. Статические ОЗУ Структурная схема статического ОЗУ приведена на рис. 9.1. Основой статического ОЗУ является накопитель или матрица памяти, состоящая из отдельных запоминающих (бистабильных) ячеек (элементов). Обычно в качестве этих ячеек (элементов) используются различного рода триггеры. Двоичная информация, запи санная в такую ячейку ячейку,, может сохраняться в этой ячейке до тех пор, пока не будет заменена другой или не будет снято напряжение питания. 403

Р ис ис.. 9.1. Ст Стру рукк ту турн рная ая схема стат стати и ческог ческого о опер операти ативног вного о за запом помина инающег ющего о устр ус тройс ойств тва а (ОЗУ ОЗУ))

При использовании такого накопителя приходится решать две задачи: ‒ выбор конкретной ячейки накопителя, в которую будет записана или из которой будет считана информация; ‒ что необходимо выполнить — записать или прочитать информацию в ячейке. Первая задача решается с помощью адресации всех ячеек накопителя. Вторая задача решается переводом ячейки памяти в режим записи или считывания по сигналу на входе схемы управления. Устройство управления определяет режим работы схемы ОЗУ ОЗУ.. По сигналу CS разрешаются или запрещаются операции записи и считывания. Сигнал CS позво ляет выбрать требу требуемую емую микросхему памяти в ЗУ ЗУ,, состоящем из ряда микросхем. Подача сигнала на вход WR / RD при наличии сигнала CS= 0 выбора микросхе мы позволяет выбрать режим записи, еслиWR / RD = 0 , или считывания, если WR / RD = 1. Данные, подлежащие записи, поступают на вход D1, а данные, подлежащие чтению, снимаются с выхода DO. Устройства записи и считывания обеспечивают прием и выдачу сигналов информации 404

с уровнями, согласующимися с серийными цифровыми микросхемами. По режиму питания статические ОЗУ можно разделить на группы с активным и активно-пассивным режимами питания. При активном режиме питания накопи тель и схема управления потребляют практически одинаковую мощность при всех операциях: записи, считывания и хранения информации. При активно-пассивном режиме питания некоторые узлы переходят в режим малого потребления или полностью отключаются, если микросхема находится в режиме хранения информации. В резуль результате тате при хранении информации потребляемая микросхемой мощность уменьшается. При переходе в режим записи или считывания напряжения и токи питания восстанавливаются до номинальных значений. Использование активно-пассивного режима питания в несколько раз уменьшает среднюю мощность, потребляемую микросхемой. По этой причине большинство микросхем ОЗУ используют такой режим. Накопитель или матрица памяти состоит из п строк. В состав каждой строки входят m запоминающих ячеек (запоминающих элементов — ЗЭ), образующих m-разрядное слово. Информационная емкость накопителя равна N=nm, где п — число строк (или слов), т — число столбцов (или разрядов). Соответствующие шины в накопителе управляются от дешифраторов строк (X) и столбцов (Y), на входы которых поступают адресные сигналы 0А… Аn. При записи и считывании осуществляется обращение (выборка) к одной или нескольким запоминающим элементам одновременно. Дешифраторы строк и столбцов выполняют выбор требу требуемых емых ячеек памяти с помощью адресных сигналов 0X… Xn и Y0 … Ym. Существует Существу ет несколько способов объединения запоминающих элементов в матрице памяти, определяя тем самым два вида организации ЗУ — однокоординатный и двухкоординатный, что и определяет два режима работы матрицы запоминающих ячеек (ЗЯ) — пословном и поразрядном. Структура пословной матрицы, как накопителя информации N, приведена на рис. 9.2. Организация пословной работы ЗУ основана на том, что одной шиной, т.е. одной координатой, выбирается группа запоминающих элементов (группа разрядов одного слова), определяя таким образом вид организации ЗУ — однокоординат405

Р ис. 9.2. Ст Стру рукк т у рно рно--фу фун н к ц иона ионал л ь на ная я с хема ма матт ри риц ц ы опе операт рати и вног вного о за поми запом и на нающег ющего о ус устт р ойс ойстт в а с од одноко нокоорд орди и нат натной ной (послов пословной) ной) в ыб ыборкой оркой яче чей йк и па пам мя ти

ный. Запоминающий массив (ЗМ) представляет матрицу матрицу,, в каждой строке которой располагаются ЗЭ, хранящие разряды одного слова. В каждом столбце матрицы находятся ЗЭ, хранящие одноименные разряды всех слов. В ЗМ на рис. 9.2 могут быть зафиксированы четыре четырехразрядных слова, т.е. емкость данного массива равна 16 битам (N=nm=4×4=16 бит). Как видно из схемы, адресные шины ША0 … ШАn электрически связаны с каждой ЗЯ одного слова, в то время как разрядные шины ШР 0 … ШРm имеют связь с ЗЯ одноименного разряда всех слов. При наличии в адресной шине ШАi сигнала выбора i-го слова, соответствующего высокому уровню, состояние каждой ячейки в этом слове может быть считано по разрядным шинам ШР 0 … ШРm. Если необходимо записать информацию по выбранному адресу ША i то на разрядные шины ШР0 … ШРm подаются соответствующие электрические сигналы, которые подводятся ко всем ЗЯ i-й строки (слова). 406

÷ЗЭ23 Например, для записи слова в ячейку из элементов 20ЗЭ (рис. 9.2) необходимо подать сигнал выбора адреса на адресную шину ША ША2, 2, которая подключена к выбранным для записи элементам, а сигналы, соответствующие значениям разрядов (0 или 1) записываемого слова (0 или 1), необходимо подать на разрядные шины ШР ШР0 0÷ШР ШР3. 3. Выбирая режим работы ЗУ подачей на шину Зп/Сч, которая является общей для всех ЗЭ, соответствующего сигнала разрешения (0 или 1), выполняем запись или считывание информации в виде одного слова. С двухкоординатной выборкой ЗУ состоит из нескольких матриц (N), каждая из которых содержит одинаковое количество запоминающих элементов. Одна матрица массива с двухкоординатной выборкой по структурному построению аналогична матрице с однокоординатной выборкой, учитывая, что разрядные шины однокоординатной матрицы, при применении в ЗУ с двухкоординатной выборкой, являются адресными шинами (рис. 9.3), определяющими адрес ЗЭ по столбцам. При этом все ЗЭ объединяются между собой, образу образуя я разрядную шину ШР ШР,, которая является общей для всех ЗЭ и используется как для записи, так и для счи тывания одного разряда в адресованных ЗЭ. Количество разрядных шин соответству соответствует ет количеству матриц, образующих накопительный массив ЗУ с двухкоординаной выборкой. В запоминающие элементы (ячейки) одной матрицы записываются одноименные разряды всех слов: в нулевую матрицу — нулевые разряды, в первую — первые и т.д. При этом каждое слово записывается в идентично расположенные запоминающие ячейки (ЗЯ) всех N матриц. Например, на рис. 9.4 массив-накопитель состоит из 44-х х матриц, каждая из которых может записать и хранить один разряд четырехразрядного слова, и, в соответствии с этим, массив-накопитель (М) может записать 16 четырехразрядных слов (М=4N=4nm=4×(4×4)=64 бит). Каждый ЗЭ матрицы находится на пересечении определенных адресных шин строк (ША А ) и столбцов (ШАВ ). Все запоминающие элементы одной матрицы соединяются вместе, образуя обший для всех ячеек вывод, как разрядная шина записи/считывания (ШР) двунаправленная, на которую подается один разряд входного сло407

Р ис. 9.3. С т ру рукк т у р ноно-фу фун н к ц иона ионал л ь на ная я с хема м ат атри риц ц ы опе операт рати и вног вного о з апо апом м ин ина а ющег ющего о ус устт ро ройст йств в а с д в у х ко коорд орди и н ат атной ной вы выб б оркой я че чей йки памяти

ва для записи или снимается один разряд считываемого выходного слова. Например, при записи четырехразрядного слова в ячейку ячейку,, состоящую из четырех ЗЭ30, т.е. по одному ЗЭ30 в каждой матрице (рис. 9.4), с дешифратора кода адреса по строкамША ( А ) и столбцам (ШАВ ), на шины адреса ШАА 3 и ШАВ0 необходимо подать сигналы, по которым выбираются ЗЭ30, образующие ячейку памяти на четыре разряда, а затем на четыре разрядные шины подать двоичное число, которое необходимо записать в указанную ячкйку ячкйку.. Несмотря на то, что разряд числа поступает на все ЗЭ матриц, разряд двоичного числа записывается только в тот ЗЭ, который выбран в соответствии с адресом. В рассматриваемом примере записи код, поступающий с 44-разрядных разрядных шин ШР ШР0 0÷ШР ШР3, 3, записывается в 44-е е ячейки 408

Р ис ис.. 9.4. Мас Массив сив--на накоп копи и тел ель ь стати че ческог ского о ОЗУ из 4-х мат атри риц ц с д ву вухх ко коорд орди инат атн ной вы выб бор оркой кой дл я записи 16 че четты рех рехра разр зря я дны х слов на 64 би битта

ЗЭ30, которых по одной расположены в 44-хх матрицах. Для примера на рис. 9.4 отмечена ячейка ЗЭ соответствует ет 30 (нумерация ячейки соответству матрице на рис. 9.3) с адресом А3, 3,В В0 в 00-й й матрице (М0). Запоминающие элементы статических ОЗУ Принцип записи и считывания информации в запоминающем элементе матрицы ОЗУ рассмотрим на примерах принципиальных схем ЗЭ, как элементарных ячеек папяти с объемом информации в 1 бит бит.. Простейшей ЗЯ является схема RS RS--триггера, построенная на двух многоэмиттерных биполярных транзисторах стандартной серии ИМС, представленной в ТТЛ-структуре. На рис. 9.5 приведена принципиальная схема триггера с непосредственными связями двух транзисторных ключей, построенных на транзисторах VTI и VT VT2. 2. На схеме показано обозначение выводов в соответствии с обозначением шин, к которым необходимо подключать схему схему,, как ЗЭ, в матрице статического ОЗУ ОЗУ.. 409

Р ис ис.. 9.5. Прин Принц ц и пи пиа а ль льноно-фу функ нкц ц иона л ьна ьная я с хема з апом апоми и на нающег ющего о элемен элементт а (я чей чейкк и п а м я ти) с та тати тич ч еског еского о ОЗУ на би бипол поляр ярны ныхх т ра ранз нзист истор ора а х н а о снове Т ТЛ с дв двуу х ко коорд орди и нат натной ной вы выбо боркой ркой

Разрядные шины ШР Зп/ Cч0 и ШР Зп/ Cч1 служат для записи и считывания кода 0 и 1, соответственно, и к каждой разрядной шине подключены усилители записи (ОУ1 — записи нуля и ОУ3 — записи единицы) и усилители считывания (ОУ2 — считывания нуля и ОУ4 — считывания единицы). Адресные шины ШАХ и ША Y служат для выборки запоминающего элемента ОЗУ при записи и считывании информации. В режиме хранения информации схема находится в одном из устойчивых состояний, при котором открытым может быть транзистор VT VT2 2 или VT VT1. 1. На адресных шинах ША Х и ША Y подается уро0 вень лог лог.. 0 (UВ ), т.е. самый низкий потенциал, который , UВ ≤ + 04 передается на адресные эмиттеры и двух транзисторов (см. рис. 9.5). Разрядные эмиттеры этих транзисторов присоединены к разрядным шинам ШРЗп/Cч Зп/Cч0 0 и ШР Зп/Cч Зп/Cч1 1 , на которых подается с выходов усилители записи (ОУ1, ОУ3) потенциал U=+( U=+(1 1÷1,5) В, закрывающий транзисторы по разрядным эмиттерам . 410

Таким образом, через транзисторы VTI и VT VT2 2 возможно только протекание тока по цепям через адресные эмиттеры, на которых лог лог.. 0. Поскольку в двух транзисторах невозможно одновременное и одинаковое нарастание тока в коллекторной и эмиттерной цепи, то в одном транзисторе токи будут нарастать быстрее, а в другом — медленнее, что повлияет на состояние триггера. Допу Допустим, стим, что коллекторный ток транзистора VTI больше чем в транзисторе VT VT2 2 (см. рис. 9.5), тогда потенциал коллектора открывающего транзистора будет стремиться к лог лог.. 0 UВ ( 0 ≤ + 04 ), соединяясь с адресными , шинами ША Х и ША Y, и передается на базу медленнодействующего транзистора VT VT2, 2, запирая его. В соответствии с этим потенциал коллектора закрывающегося транзистора VT VT2 2 повышается до уров1 ня лог лог..11– U ≤ + ( ÷ 15 , ) В, который за счет непосредственной связи передается на базу бастродействующего транзистора VT VT1, 1, завершая лавинообразный процесс открытия VT VT1 1 и закрытия VT VT2. 2. В резуль результатате этого, триггер, в котором открыт транзистор VT VT1 1 и закрытия VT VT2, 2, устанавливается в нулевое состояние, т.е. в одно из бистабильных состояний — стабильное нулевое состояние. При записи и считывании информации на адресных шинах ≥+2,4 В), и при условии условии ША Х и ША Y подается уровень лог лог.. 1 (1U 10 >> U ax адресные эмиттеры и закрыты, а коллекторUU mi nm ный ток открытого транзистора может быть только через разрядный эмиттер , при условии лог лог.. 0 на разрядной шине, что возможно при записи и считывании информации из ЗЭ. При записи информации на разрядные шины ШРЗп/Cч Зп/Cч0 0 и ШР Зп/Cч Зп/Cч1 1 с одного из усилителей записи ОУ1 или ОУ3 подается потенциал лог лог.. 0 0 1 лог.. 1 (≥U+2,4 В). (U ≤+0,4 В), а с другого в этом случае подается лог Например, если триггер хранит 0, т.е. находится в нулевом состоянии, то при записи 0 с выхода усилителя записи нуля (ОУ1) на разрядный эмиттер открытого транзистора VT VT1 1 необходимо подавать лог лог.. 0, а с выхода усилителя записи единицы (ОУ3) — лог лог.. 1, под воздействием которых триггер не изменит свое состояние. При записи 1 в триггер, хранящий код 0, с выхода усилителя записи единицы (ОУ3) необходимо подать лог лог.. 0, а с выхода усилителя записи нуля (ОУ1) — лог лог.. 1, под воздействием которых триггер изменит свое состояние с нулевого на единичное. После установления в триггере базового и коллекторного токов открытого транзистора VT VT2 2 потенциал на разрядных эмиттерах 411

будет равен U=+( U=+(1 1÷1,5) В, а на адресных шинах ША Х и ША Y потенциал уменьшают до лог лог.. 0, т.е. отключают адрес, по которому выбиралась ячейка памяти, и триггер переходит из режима записи в режим хранения информации. При этом необходимо отметить, что потенциал на адресных шинах при хранении информации можно уменьшать до лог лог.. 0 как на всех шинах, так и на одной из них, т.к. и в таком варианте буде отключение адреса. Потенциал на разрядном эмиттере открытого транзистора, равный U=+( U=+(1 1÷1,5) В будет поддерживать стабильное установившееся состояние триггера до записи другой информации. При считывании информации (код 0 или 1) необходимо коллекторный ток открытого транзистора направить во входную цепь усилителя считывания нуля или единицы (ОУ2 или ОУ4), формирующего на выходе сигнал, соответствующий уровню лог лог.. 0 или лог лог.. 1 (см. рис. 9.5). При этом, для того чтобы при считывании информации коллекторный ток открытого транзистра не ответвлялся в выходную цепь услителей записи (ОУ1 и ОУ3), на их выходах устанавливают лог..1, способом подачи на их входы лог лог лог.. 0, что равнозначно отключению усилителей.Т усилителей.Таким аким образом, в единичном состоянии триггера в режиме считывания на выходе усилителя считывания ОУ2 — лог лог..1 и на выходе усилителя считывания ОУ4 — лог лог.. 0, а в нулевом состоянии триггера — наоборот наоборот.. Сигнал лог лог.. 0 на выходе усилителя считывания 1 (ОУ4) образуется в резуль результате тате инвертирования усилителем ОУ4 потенциала с разрядного эмиттера открытого транзистора 0 VT1 VT 1 равного U=+( U=+(1 1÷1,5) В до потенциала равного U ≤+0,4 В, т.е. уровня лог лог.. 0. Соответственно, с разрядного эмиттера закрытого 0 транзистора VT VT2 2 потенциал равный U≤+0,4 В инвертируется до потенциала равного U=+( U=+(1 1÷1,5) В, т.е. уровня лог лог.. 1. При считывании разрушение информации в запрминающем элементе — триггере не происходит происходит.. Наиболее перспективными считаются схемотехнические решения, выполненные на основе МОП- и КМОП-структурах, которые не только дешевле в технологии изготовлении, но и по эксплуатационным параметрам обладают высоким быстродействием, на ряду с другими качественными показателями. В качестве основы статической запоминающей ячейки, построенной на МОП-структуре, можно рассматривать RS-триггер, по412

строенный на p-канальных или n-канальных транзисторах МОП (МДП) структуры, а также и на комплементарных парах транзисторов в КМОП (КМДП) структурах, где каждое из схемных решений имеет свои преимущества и недостатки. На рис. 9.6 показаны две схемы RS-триггеров, каждая построенная на двух ЛЭ МОП-структуры ЛЭ ЛЭ1 1 и ЛЭ ЛЭ2, 2, выполняющих функцию НЕ, в которых применяется схема транзисторного ключа с нелинейной нагрузкой. В качестве нелинейной нагрузки в ЛЭ ЛЭ1 1 и ЛЭ ЛЭ2 2 используются транзисторы VT VT2 2 и VT VT4, 4, а ключевыми активными транзисторами являются VT VT1 1 и VT VT3, 3, соответственно, имеющие каналы одного n-типа. При этом транзисторы нелинейной нагрузки VT2 VT 2 и VT VT4 4 в схеме на рис. 9.6 а со встроенным каналом, а в схеме на рис. 9.6 б — с индуцированным каналом. Затворы n-МОП-транзисторов со встроенным каналом VT VT2 2 и VT VT4 4 (рис. 9.6 а), применяя транзисторы как нелинейная нагрузка, можно со со-единить с выходом/входом схемы. Такое соединение позволяет управлять шириной канала, изменяя сопротивление n-МОП-транзисторов, и тем самым изменять нагрузку для ключевых транзисторов VT VT1 1 и VT VT3, 3, соответственно, управляя этими транзисторами. Возможно также непосредственное подключение на затвор транзистора со встроенным каналом нулевого потенциала (^), но в этом случае сопротивление нагрузка не будет изменяться, т.е. будет линейной, что и показано на рис. 9.6 а.

а

б

Р ис. 9.6. С хем хемы ы т р и г г ер ера, а, к а к бе безз а д р е сног сного о эле элемен ментт а п а м я ти с т ат ати и ч ес еског кого о т и па н а о сно снове ве n-к а н а л ь н ы х МО МОП П ( М Д П) т р а нзи нзист сто о ро ров: в: а — с нагр узо узочными чными тран зи зисто сторами рами со встр оенным канало м; б — с нагр узо узочными чными тран зи зисто сторами рами с инду циро ванным канало м 413

Для построения триггера два логических элемента соединяются между собой кольцевой связью, соединяя выход первого ключа со входом второго, и далее выход второго со входом первого. В соответствии с этим, образуются сочетания выход/вход, которые одновременно выполняют функции двух входов/выходов триггера, что указывает на их двунаправленность (на схеме двунаправленность отмечена двумя встречными стрелками на линии вход/выход). Триггер с нагрузочными транзисторами, имеющ ими встроенный канал n-типа (рис. 9.6 а), канал уже создан, а в нагрузочных транзисторах с индуцированным каналом (рис. 9.6 б) канал n-типа создается при включении напряжения (индуциру индуцируется) ется) за счет действия напряжения между подложкой и затвором, подключенным плюсом к затвору и мину минусом сом к подложке нагрузочных транзисторов VT VT2 2 и VT VT4. 4. Таким образом, на выходах/входах каждого ЛЭ формируется потенциал, приблизительно равный напряжению источника питания ≈ U С, однако, не могут одновременно сформироваться одинаковые потенциалы на выходах двух ЛЭ, т.к. не совершенно одинаковых транзисторов. Допустим, Допу стим, что на выходе ЛЭ ЛЭ1 1 положительный потенциал, равный ≈ U С, сформировался быстрее, чем на выходе ЛЭ ЛЭ2, 2, и достиг уровня лог.. 1, которая передается на затвор VT лог VT3, 3, т.е. на ключевой транзистор ЛЭ2, ЛЭ 2, открывая его, что понижает потенциал на его стоке до лог лог.. 0 0 (U ), т.е. на выходе ЛЭ ЛЭ2. 2. Уровень лог лог.. 0 с выхода ЛЭ ЛЭ2 2 передается на затвор VT VT1, 1, закрывая транзистор, и фиксирует созданный на его 1 стоке высокий уровень UU , который поступает через канал ВЫХ ≅+ ВЫ C VT1. VT 1. Уровень лог лог.. 0 с выхода ЛЭ ЛЭ2 2 также передается и на затвор нагрузочного VT VT4, 4, открывая его и тем самым увеличивая ток в ЛЭ ЛЭ2, 2, протекающий от +U С через каналы открытых транзисторов VT VT4 4 и VT VT3 3 к общей шине (⊥). Протекающий ток в ЛЭ ЛЭ2 2 еще больше понижает потенциал на выходе ЛЭ ЛЭ2, 2, передавая его для еще большего закрытия VT1, VT 1, что поддерживает высокий потенциал на выходе ЛЭ ЛЭ1. 1. Таким образом, самопроизвольное «состязание» двух ЛЭ, объединенных кольцевой связью, устанавливает одно стабильное состояние, при котором на выходе одного ЛЭ — лог лог.. 1, а в другого — лог лог.. 0. Такое состояние двух связанных между собой ЛЭ, представляющих схему статического триггера, рассматривается как установка триггера при включении истичника питания в одно устойчивое состояние. 414

В рассмотренном варианте работы схем, при котором на выходе ЛЭ2 ЛЭ 2 — лог лог.. 0, а на выходе ЛЭ ЛЭ1 1 — лог лог.. 1, триггер установился в единичное состояние, т.к. выход ЛЭ ЛЭ1 1 — прямой (единичный) выход Q, Q, на котором лог лог.. 1, а выход ЛЭ ЛЭ2 2 — инверсный (нулевой) выход на котором лог лог.. 0. Недостатком схем триггеров, построенных на МОП-транзисторах одной структуры, т.е. каналов одного n-типа, является повышенное потребление мощности, вызванное протекающим током в одном ЛЭ при установке стабильного состояния триггера. При этом также необходимо отметить, что применение в аналогичных схемах, как на рис. 9.6, транзисторов р-типа, делает схемы медленнодействующими по сравнению со схемой, в которой транзисторы имеют канал n-типа. Это объясняется меньшей подвижностью основных носителей зарядов в полупроводнике р-типа и малым количеством электронов. В связи с этим, для управления такой схемой необходимо повышать уровень сигнала логической единицы на входе схемы для создания канала р-типа в ключевых транзисторах с индуцированным каналом при их открытии. В соответствии с этим, практическое применение находят схемы триггеров, построенные на комплементарных парах в МОП-структурах, в которых ключевые транзистры берут с каналом n-типа, а нагрузочные — р-типа. При этом триггеры на комплементарных парах в КМОП-структурах потребляют меньше мощности, а принцип построения адресных ячеек памяти на их основе ничем не отличается от построения адресных ячеек памяти на триггерах, выполненных в МОП-структурах. Принципиальная схема запоминающей ячейка на RS-триггере, выполненном на комплементарных транзисторах в КМОПструктуре, приведена на рис. 9.7. В основу положен триггер, построенный на двух схемах логических элементов НЕ — инверторов ЛЭ ЛЭ1 1 и ЛЭ ЛЭ2, 2, соединенных кольцевой связью и работающих в квазистатическом режиме, представляя построение схемы в транзисторно-транзисторной логике МОП-структуры, т.е. в логике КМОПТЛ. Переключение триггера для записи и считывания выполняется транзисторами VT VT5 5 и VT VT6, 6, которые одновременно являются и ключами выборки запоминающей ячейки, как запоминаюшего элемента с однокоординатной выборкой. 415

Ри с. 9.7. Пр Рис Принципи инципи а льн льная ая сх схе ема адрес ной одно дноккоо оор рдина тн тно ой яче ячейки йки пам па м я т и ст стат ати и че ческог ского о ОЗУ ОЗУ,, по пост стр р оен оенн н а я н а о снов снове е ком комп п лемен лемента тарн рны ых МОП- тр транз анзи исто сторо ров в с двумя шинами запи си/ и/считывания считывания

Квазиститический режим работы ЛЭ характеризу характеризуется ется малыми значениями токов или их полным отсутствием, т.е. режим близкий к статическому режиму режиму,, при малых уровнях сигналов управления. Транзисторная логика на комплементарных, т.е. дополняющих по типу проводимости каналах МОП-транзисторов (КМОПТЛ), позволяет построить схемы, обладающие рядом преимуществ по сравнению с уже рассмотренными, построенными на МОПтранзисторах одной структуры. В схеме на рис. 9.7 используются МОП-транзисторы с разными типами электропроводности канала — взаимодополняющие (комплементарные) p- и n-типа. Входные сигналы в этих схемах управляют не только основными (ключевыми) транзисторами, но и элементами нелинейной нагрузки. В связи с этим обеспечивается повышенное быстродействие и низкие уров0 ни лог лог.. 0 на выходе U ( ВЫ ). Х В схеме запоминающего элемента статического ЗУ на КМОПТЛ (см. рис. 9.7) транзисторы VT VT1 1 и VT VT3 3 — это МОП-транзисторы с n-каналом, а VT VT2 2 и VT VT4 4 — с p-каналом. У транзисторов VT VT2 2 и VT VT4 4 исток подключен к шине питания +U C, а подложка соединена с истоком. В транзисторах VT VT1 1 и VT VT3 3 исток и подложка подключены 416

к шине питания (‒UC)^, поэтому при низком входном уровне сигнала (U 0ВХ = 0 ) затворы VT VT2 2 и VT VT4 4 имеют низкий потенциал относительно подложки, вследствие чего образу образуется ется p-канал и транзисторы VT VT2 2 или VT VT4 4 открываются. В то же время транзистор VT VT1 1 или VT3 VT 3 закрываются, т.к. уровень сигнала на затворах меньше уровня сигнала на подложках и каналы n-типа не образуются. При создании канала в транзисторах VT VT2 2 или VT VT4 4 нет протекания тока, т.к. канал создан за счет действия электрического поля между затвором и подложкой, которые изолированы между собой, и входные цепи не потребляют энергии. Ток в канале транзистора VT VT2 2 или VT VT4 4 очень мал и определяется только небольшим током утечки закрытого транзи10 стора VT VT1 1 или VT VT3, 3, соответственно, равный приблизительно -10 А. Следовательно, выходная потребляемая мощность, при открытии ключевого транзистора и закрытии нагрузочного транзистора в его коллекторной цепи, очень мала и на выходе схемы устанавливается лог..1, равная потенциалу положительного полюса источника питалог ния ( U 1ВЫХ ≈ +U C ). Транзисторы VT VT5 5 и VT VT6, 6, управляющие переключением (см. рис. 9.7), включены так, чтобы при отсутствии выборки данной ячейки памяти нельзя было выполнять запись и считывание информации в данную ячейку ячейку.. Для этого затворы транзисторов VT VT5 5 и VT VT6 6 подключены к адресным шинам, а на подложку подан низкий потенциал источника питания, т.е. выполнено подключение к общей шине (⊥). В соответствии с таким включением, канал при включении источника питания схемы, но при отсутствии сигнала выборки в виде лог лог..1 на адресной шине (ША Х), в транзисторах управления VT5 VT 5 и VT VT6 6 не образу образуется ется и транзисторы считаются закрытыми, а это соответствует соответству ет отключению входов ЗЭ (ЗЯ) от входов триггера. Входами ЗЭ (ЗЯ) явлются стоки транзисторов VT VT5 5 и VT VT6, 6, которые выведены на разрядные шины ШР Зп/Cч0 Зп/Cч 0 и ШР Зп/Cч1 , по которым через транзисторы, управляющие переключением триггрера (VT VT5 5 и VT VT6), 6), выполняется ввод информации управления триггером и считывание информации о состоянии триггера, способом передачи по каналам этих трнзисторов сигналов управления триггером и потенциалов с выходов триггера, определяя его состояние. Это указывает указывает,, что разрядные шины двунаправленные (на рис. 9.7 отмечены двумя встречными стрелками на проводе). 417

При включении напряжения в хему ЗУ на рис. 9.7, в отличии от схем, рассмотренных на рис. 9.6, ни в одном из транзисторов триггера, если не выбрана по адресной шине данная ячейка, не образуется разу ется канал, что не позволяет определить состояние триггра, рассматривая идеальные условия работы схемы, исключающие действие статического электрического потенциала. Примечание. За счет окружающих нас электромагнитных полей на всех предметах наводится статическое электричество в виде потенциалов, величина которых зависит от многих факторов. Рассматривая статические потенциалы на ЦИМС, можно говорить и о том, что при отсутствии управляющих сигналов на входах необходимо рассматривать статические потенциалы, как помехи, которые, достигнув определенной величины, будут воздействовать на схему схему,, выполняя произвольное управление схемой. Для исключения действий помех в виде статических потенциалов, необходимо не допускать, чтобы провода ввода и вывода в схемах логических устройств, построенных на ЦИМС, были отключены, т.е. были свободными от подключения нагрузок или источников сигнала. Это, и другие схемотехнические решения, позволят подавить помехи и исключить действие помех на схемы, особенно с применением ЦИМС. Таким образом, если оставить входы/выходы ЗУ без соединения с управляющими устройствами, то при включении источника питания схемы триггер за счет накопленного статического потенциала установится самопроизвольно в одно из состояний — 0 или 1. Если на адресную шину ШАХ подать лог лог.. 1, т.е. положительный потенциал, то за счет положительного потенциала на затворах транзисторов, управляющих выборкой ячейки памяти, в транзисторах VT5 VT 5 и VT VT6 6 создается (индуциру индуцируется) ется) канал, соединяющий входы триггера с разрядными шинами записи/считывания ШРЗп/Cч Зп/Cч0 0 и ШР Зп/Cч1 . Для записи логической 1 в ЗЯ (см. рис. 9.7) в разрядную шину ШР Зп/Cч1 по дается положительный сигнал (U P1), т.е. высокий уровень сигнала (лог лог.. 1), величина которого соответству соответствует ет напряжению пи тания (U P1=+ =+U U C). Через созданный канал транзистора VT VT5, 5, лог..1 с шины ШРЗп/Cч1 передается на затвор VT лог VT3, 3, в котором создается канал, при этом происходит открытие транзистора VT VT5. 5. Одновременно с этим лог лог.. 1 передается на затвор VT VT4, 4, исключая тем самым 418

создание канала в этом нагузочном транзисторе, что исключает протекание тока через последовательно включенные транзисторы VT VT3 3 и VT VT4. 4. В резуль результате тате открытия транзистора VT VT3 3 через канал на сток передается сигнал низкого уровня лог лог.. 0 с общей шины источника питания (⊥), который передается по цепи связи на затворы транзисторов VT VT1 1 и VT VT2. 2. Сигналом лог лог.. 0 в транзисторе VT VT1 1 канал не создается, а в транзисторе VT VT2 2 канал создается. Через созданный канал в транзисторе VT2 VT 2 положительный потенциал, равный положительному полюсу источника питания (+ (+U U C ), передается на затворы транзисторов VT VT3 3 и VT VT4, 4, поддерживая открытое состояние VT VT3 3 и закрытое — VT VT2, 2, что позволяет отключить сигнал записи 1 с разрядной шины ШР Зп/Cч1 . При этом необходимо заметить, что в комплементарной паре транзисторов VT VT1 1 и VT VT2, 2, также как и в паре транзисторов VT VT3 3 и VT VT4, 4, отсутствует отсутству ет ток через транзисторы, и состояние каждой пары как бы поддерживает состояние другой пары транзисторов. В резуль результате тате подачи сигнала лог лог.. 1 на разрядную шину записи/ считывания 1 (ШРЗп/Cч1 ) триггер в ЗЯ (см. рис. 9.7) установился в одно устойчивое состояние — единичное состояние, в котором на прямом (единичном) выходе Q — лог лог.. 1 (выход ЛЭ ЛЭ1), 1), а на инверсном (нулевом) выходеQ — лог лог.. 0 (выход ЛЭ ЛЭ2). 2). Если при записи информации выбрать разрядную шину записи/ считывания 0 (ШРЗп/Cч0 ) и подать сигнал высокого уровня — лог лог.. 1, то триггер перейдет в нулевое состояние, аналогично открывая и закрывая соответствующие транзисторы в ЛЭ ЛЭ1 1 и ЛЭ ЛЭ2. 2. Для считывания информации, записанной в ЗЯ (см. рис. 9.7), необходимо также как и при записи выбрать ячейку памяти по шине адреса, что позволит создат в транзисторах VT VT5 5 и VT VT6 6 канал, соединяющий выходы триггера с разрядными шинами записи/считывания ШР Зп/Cч Зп/Cч0 0 и ШР Зп/Cч1 , на которые с выходов триггера передаются сигналы лог лог.. 0 и лог лог.. 1, определяющие состояние триггера. Рассмотренный ЗЭ статического ЗУ на КМОПТ КМОПТЛ-структурах Л-структурах (см. рис. 9.7) обладает уникальным свойством: электрическая цепь через два последовательно включенных под напряжение источников питания транзистора всегда разомкнута, т.к. один из транзисторов в ней всегда закрыт из-за отсутствия в нем канала. В соответствии с этим, в схеме отсутству отсутствует ет ток и энергия практически не потребляется. 419

Также необходимо отметить, что управление записью и считыванием информации в ЗЭ статического ЗУ на КМОПТЛ-структурах можно выполнять по одной разрядной шине, как шины записи/считывания (ШР Зп/Cч ), т.е. без разделения на шины записи/считывания по 0 и 1, что особенно удобно в применении для двухкоординатных статических ЗУ ЗУ.. Схема статического ЗУ на КМОПТЛ-структурах с одной разрядной шиной записи/считывания показана на рис. 9.8. Принцип управления схемой состоит в том, что для записи единицы на разрядую шину ШРЗп/Cч подается сигнал высокого уровня — лог лог.. 1, а для записи нуля — сигнал низкого уровня, т.е. лог лог.. 0. Сигналом лог лог.. 1 по разрядной шине ШРЗп/Cч открывается транзистор VT VT3 3 и закрывается — VT VT4, 4, что приводит к открытию VT VT2 2 и закрытию VT VT1, 1, а по сигналу лог лог.. 0 открывается транзистор VT VT4 4 и закрывается — VT VT3, 3, что приводит к открытию VT VT1 1 и закрытию VT VT2. 2. При этом принцип выбора ЗЭ по шине адреса ША Х выполняется аналогично, т.е. подачей на адресную шину сигнала высокого уровня — лог лог..1. Считывание информации с ЗЭ выполняется также, но только по одному выходу триггера, и на рис. 9.8 для этого использу используется ется пря-

Ри с. 9.8. Пр Рис Принципи инципи а ль льная ная сх схе ема адрес ной одн одно окоо оор рдина тн тной ой яче ячейки йки пам па м я т и с та тати ти ческого ОЗУ ОЗУ,, по пост стр р оен оенн н а я н а о снове комп лемент лементарн арны ых МОП- тран зис исто торо ров в с одн одно ой двунапр авл авле енн нной ой шино й запи си/ и/считывания считывания 420

мой (единичный) выход триггера Q, соединенный через управляющий транзистор VT VT5 5 с двунаправленной разрядной шиной записи/ считывания ШР Зп/Cч . Запоминающий элемент для применения в двухкоординатной матрице ЗУ с раздельными разрядными шинами для записи и считывания показан на рис. 9.9. В схеме на транзисторах VT VT1 1÷VT VT4 4 построена схема статического RS-триггера, а на транзисторах VT VT5 5÷VT VT8 8 построена схема двухкоординатной выборки ячейки в матрице статического ОЗУ ОЗУ,, где на транзисторах VT VT5 5 и VT VT6 6 построена схема (КЛ КЛ1) 1) выборки в режиме считывания с подключением разрядной

Ри с. 9.9. Принципи а ль Рис льная ная сх схема ема адрес но ной й двухко ор ордина дина тно тной й яче ячейки йки пам па м я ти ст стат атиче ическог ского о ОЗУ ОЗУ,, по пост стр р оен оенна ная я н а о снове ком комп п лемен лемента тарн рных ых МОП- тран зи зисто сторо ров в с разде льными шин шинами ами запи си и считывания 421

шины считывания ШР Cч, а на транзисторах VT VT7 7 и VT VT8 8 построена схема (КЛ КЛ2) 2) выборки в режиме записи с подключением разрядной шины записи ШР Зп. Если на адресных шинах ШАХ и ША Y ячейки матрицы ЗУ сигнал высокого уровня, что соответству соответствует ет двоичному коду (11) 2, как адресу данной ячейки памяти, то положительный потенциал подается на затворы всех транзисторов (VT5 ÷– ÷–VT VT8) схем выборки КЛ КЛ1 1 и КЛ КЛ2, 2, создавая условие формирования (индуцирования) каналов в этих транзисторах. В зависимости от состояния триггера на разрядной шине считывания ШР Cч формируется потенциал, соответствующий потенциалу на прямом выходе триггера Q. Например, чтобы выполнить считывание, необходимо на шину считывания ШР Cч подать лог лог.. 0, который передается на подложку транзистора VT VT5, 5, формируя в нем канал, а затем, через сформированный канал, лог лог.. 0 передается на подложку транзистора VT VT6, 6, где также формиру формируется ется канал. В резуль результате тате через сформированные каналы транзисторов VT VT5 5 и VT VT6 6 соединяют прямой вход/выход (Q) триггера с шиной считывания, на которую передается сигнал с этого выхода. Если на прямом выходе лог лог.. 1, то на шине считывания высокий потенциал, формиру формируемый емый за счет протекания тока, а если на прямом выходе лог лог.. 0, то ток через открытые транзисторы VT VT5 5 и VT VT6 6 отсутствует и считывается низкий потенциал, соответствующий лог лог.. 0. Таким образом, считывание лог лог.. 0 рассматривается как отсутствие лог лог.. 1 на прямом выходе. Запись информации в ЗЭ выполняется через разрядную шину записи (ШР Зп), которая подключается через ключевую группу КЛ КЛ2 2 с транзисторами VT VT7 7 и VT VT8 8 к инверсному входу/выходу входу/выходу.. Для записи нуля на разрядную шину записи подается низкий потенциал и триггер устанавливается в 0 состояние, а для записи единицы на разрядную шину записи подается сигнал высокого уровня и триггер устанавливается в 1 состояние. При этом в обоих случаях сигнал записи, как лог лог.. 0, так и лог лог.. 1, поступают на один и тот же вход/выход — инвесный. Таким образом, процесс считывания и записи выполняется только по одному входу/выходу входу/выходу,, при этом выполняя запись, сигнал по непосредсвенным связям передается с одного ЛЭ на другой. 422

Большим достоинством всех статических запоминающих устройств, построенных на комплементарных МДП-парах, является практически отсутствие потребления энергии в промежутках между переключениями, т.е. в режиме хранения информации. В соответствии с этим, можно создать ЗУ ЗУ,, которые способны помнить неограниченно долго. Для этого необходимо лишь обеспечить независимое электропитание подобных устройств от небольших по емкости источников — аккумуляторов или элементов. Запоминающие элементы динамических ОЗУ Статические ОЗУ позволяют обеспечивать хранение записанной информации до тех пор, пока на микросхему подается питание. Однако запоминающая ячейка статического ОЗУ занимает относительно большую площадь в ЦИМС, поэтому для увеличения информационной емкости широко используются динамические ОЗУ ОЗУ,, в которых информация хранится в виде заряда соответствующих емкостей. Информация в ячейке памяти динамического ОЗУ представлена в виде наличия или отсутствия заряда на конденсаторе. Физически динамические запоминающие устройства (DRAM — от англ. dynamic random access memory — динамическая память с произвольным доступом) — тип памяти, которая состоит из ячеек памяти, созданных в полупроводниковом материале в виде емкости. Заряженная или разряженная емкость хранит бит данных. Каждая ячейка такой памяти имеет свойство разряжаться (из-за токов утечки и пр.), поэтому их постоянно надо подзаряжать — отсюда название «динамическая» (динамически подзаряжать). Совокупность ячеек памяти образует условный «прямоугольник», состоящий из определенного количества строк и столбцов. Таким образом, для хранения информации используются не специально встроенные конденсаторы, а конденсаторы, образованные паразитными емкостями в структуре транзисторов. В качестве полупроводниковых структур, которые характеризуются емкостью, можно рассматривать электронно-дырочные переходы биполярных транзсторов и полевые транзисторы с изолированным затвором МОП (МДП) структуры. В биполярных структурах электронно-дырочный переход (n-pпереход) характеризу характеризуется ется двумя видами емкости — барьерной 423

и диффузионной. Однако величина этих емкостей незначительная и хранится недолго, так, при токе утечки обратно смещенного p-n–10 перехода около 10 А емкость равна не более 0,1 пФ, а время хранения не превышает 1мс. В связи с этим необходимо восстановление (регенерация) хранимой информации с периодом не более 1 мс. Также применение биполярных структур для построения динамических запоминающих элементов, как уже отмечалось, экономически не выгодно из-за большой потребляемой мощности. В полевых транзисторах МОП-структуры, и особенно в транзисторах с индуцированным каналом, за аналог емкости можно рассматривать промежуток между затвором и подложкой транзистора, т.к. затвор изолирован от подложки тончайшим (доли микрона) слоем окиси кремния. Это значит значит,, что затвор и подложку можно рассматривать как две пластины конденсатора, а поскольку расстояние между пластинами, т.е. толщина слоя кремния, очень мало, то емкость такого конденсатора относительно велика. Если приложить к затвору МОП-транзистора с индуцированным каналом n-типа положительный потенциал относительно подложки, то в подложке на границе с диэлектриком сконцентрируются отрицательные заряды из глубины подложки, а на поверхности затвора — положительные, которые удерживаются за счет электростатического поля между подложкой и затвором. Это накопление зарядов на двух изолированных друг от друга пластинах (затвор–подложка) рассматривается как заряд конденсатораЗ-П C , и при этом за счет накопленных зарядов в поверхностном слое подложки возле диэлектрика создается электрическое соединение истока и стока транзистора. При отключении источника питания (напряжения) заряды будут какое-то время оставаться на пластинах, т.е. конденсатор останется заряженным, и на это время будет сохраняться соединение истока и стока транзистора. Поскольку идеальных диэлектриков в природе не существует существует,, то накопленный электрический заряд через какое-то время все-таки исчезнет исчезнет,, и исчезнет связь между истоком и стоком. Итак, МОП-транзистор способен запомнить, что к его затвору был подсоединен положительный потенциал, это и есть не что иное, как функция памяти. При этом необходимо отметить, что за аналог емкость в полевых транзисторах МОП-структуры индуцированным каналом можно 424

рассматривать не только промежуток между затвором и подложкой транзистора, но и промежутки: затвор–исток, затвор–сток, подложка–сток, подложка–исток, т.к. все элементы изолированы между собой и их можно также рассматривать как две пластины конденсатора. Схема запоминающего элемента ЗЭ (ячейки памяти ЯП) динамического ОЗУ на одном МОП-транзисторе с индуциру индуцируемым емым n-каналом приведена на рис. 9.10 а (выделена пунктирной линией) и его конструкция — на рис. 9.10 б. На схеме рис. 9.10 а также показаны общие элементы для n-ячеек памяти одного столбца. К разрядной шине (ШР), что аналогично, как и к шине данных ШД, как линии записи-считывания (ЛЗС), подключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Накопительный конденсатор CПС рассматривается как

б

а Р ис. 9. 9.1 10. С хема и конс констт ру рукк ц и я д и н ам ами и ч еско еского го з ап апом омин ина а ющег ющего о элем элемен ента та ОЗУ: а — пр принципиальн инципиальн ая сх схем ема а динамиче ского ЗЭ и его включ ени ние е в м ат атри риц ц у; б — конст констр р у к ти тивно вное е испо испол л нение д ин инам ами и че ческого ского ЗЭ в МО МОП-с П-стт ру рукк т у р е 425

паразитная емкость, образованная между подложкой и стоком в МДП-структуре, изготовленная в едином технологическом цикле создания транзистора в ЦИМС (см. рис. 9.10 б). Сток транзистора не имеет внешнего вывода и образу образует ет одну из обкладок конденсатора CПС , а в качестве другой обкладки служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремнияSiO2. Величина емкости CПС формиру формируется ется в процессе создания МОПструктуры и составляет сотые доли пикофарад. КонденсаторПСC хранит информационный заряд. Транзистор VT VT1 1 выполняет роль переключателя, как элемент элемент,, через который передается заряд конденсатора в разрядную шину (ШР) или, что аналогично, в шину данных ШД, при считывании, либо передает сигнал для заряда конденсатор при записи. В режиме хранения на адресной шине0 А должен присутствовать потенциал лог лог.. 0, под действием которого транзистор VT VT1 1 будет закрыт U( зиVT1 = 0 ) и конденсатор CПС отключен от шины данных ШД. Включение конденсатора в шину данных осуществляется лог лог.. 1 на шине 0А. При этом на транзистор VT VT1 1 подается напряжение Uзи.VT зи.VT1 1>0, что приводит к его открытию, т.е. создается канал. Главное достоинство этой схемы динамического ЗЭ — малая занимаемая площадь, т.к. все элементы созданы в единой структуре без соединительных проводов. Рассматривая динамический ЗЭ в структуре матрицы (см. рис. 9.10 а), где показана шина данных ШД, объединяющая несколько ячейки памяти, например, в столбце, то необходимо учитывать, что шина характеризу характеризуется ется большой длиной и собственной емкостью (СЛ). Это имеет существенное значение, т.к. в совокупности с большим числом подключенных к ней транзисторов емкость шины многократно может превышать емкость одного ЗЭ, подключенного к ней. Поэтому при открывании транзистора VT VT1 1 потенциал шины данных изменяется незначительно, что не позволит идентифицировать лог лог..1. Чтобы установившийся потенциал на ШД однозначно идентифицировать с уровнем напряжения логического нуля или логической единицы, использу используется ется усилитель на базе транзистора VT VT2 2 и резистора R. Непосредственно перед считыванием емкость шины данных подзаряжают подключением ее к источнику питания через 426

транзистор VT VT4. 4. Делается это для фиксации потенциала шины данных. При считывании информации происходит перераспределение заряда конденсатора и заряда шины данных наЛ,Св резуль результате тате чего информация, хранимая на конденсаторе С1, разрушается. Поэтому в цикле считывания необходимо произвести восстановление (регенерацию) заряда конденсатора. Для этих целей, а также для записи в ячейку памяти новых значений, используются транзисторы VT VT3 3 и VT VT4, 4, которые подключают шину данных либо к источнику питания, либо к нулевому общему потенциалу потенциалу.. Для записи в ячейку памяти лог лог..1 необходимо открыть транзистор VT4 VT 4 единичным значением управляющего сигнала «зап. «зап.1» 1» и подключить к шине данных (ШД) источник питания ()+U П . В резуль результатате этого происходит заряд конденсатораПС C, т.е. запись 1. Для записи логического нуля необходимо елиничным потенциалом на входе «зап. 0» открыть транзистор VT VT3, 3, и нулевой потенциал передается на CПС , разряжая его, что равносильно записи 0. Одновременная подача логических единиц на входы «зап. «зап.1» 1» и «зап. 0» не допу допускаетскается, т.к. это вызовет короткое замыкание полюса источника питания +U П на общий провод ⊥. Процесс считывания лог лог..1 заключается в том, что, выполняя считывание, происходит подзаряд конденсатора ПС C до величины, равной 05 , UП по сигналу записи 1, т.е. происходит регенерация, и усилительный транзистор VT VT2 2 закрывается. В резуль результате тате закрытия VT VT2 2 через резистор R ток не протекает и на выходе, т.е. на стоке VT VT2 2 выделяется лог лог..1, эквивалентная по величине +U П . При считывании лог.. 0 транзистор VT лог VT2 2 открывается и через него протекает ток, создавая падение напряжения на R, и лог лог.. 0 с него передается на выход. На рис. 9.11 показана схема динамического запоминающего базового МОП-элемента, реализующего функцию памяти и выборки без применения дополнительного усилителя. В схеме транзистор VT1 VT 1 выполняет функцию запоминания, а транзистор VT VT3 3 — функцию выборки и усиления при чтении, при этом функцию выборки при записи выполняет транзистор VT VT2. 2. Выполнение функции запоминания на транзисторе VT VT1 1 рассматривается с позиции, что память основана на паразитной емкости затвор-подложка ЗП С. Чтобы записать и запомнить прежде всего необходимо подать положительный потенциал на адресную шину записи (ША ЗА П ), ЗАП 427

Р ис ис.. 9.11. Схем Схема а д и на нами миче ческого ского за запом поми и наю нающего щего ба базов зового ого МОП ОП--элемен элемента та без до дополни полни тельно тельного го усили тел я на емкости зат вор– вор–подло подлож ж ка СЗ СЗП П

при котором создается канал в транзисторе VT VT2, 2, т.к. действу действует ет электрическое поле между подложкой и затвором, накапливающее электроны между истоком и стоком. В резуль результате тате этого через канал транзистора VT VT2 2 происходит соединение затвора транзистора VT1 VT 1 с разрядной шиной записи данных (ШРЗА ЗАП П ). Теперь все зависит от сигнала на шине записи: если лог лог.. 1, т.е. положительный потенциал, равный +UП , то будет создан канал в транзисторе VT VT1 1— транзистор открыт открыт,, что воспринимается как запись лог лог.. 1, в результате чего заряжается ЗП лог.. 0, т.е. отрицательный потенциЗС П , а если лог ал, равный потенциалу общей шины ⊥, то канал в транзисторе VT VT1 1 не создается — транзистор закрыт закрыт,, что воспринимается как запись лог.. 0, в резуль лог результате тате чего ЗП С разряжается. Если на адресной шине записи (ША ЗА лог.. 0, то запись информации выЗАП П ) в данной схеме лог полнить нельзя. Чтобы выполнить чтение информации, то также необходимо выбрать ячейку ячейку,, подавая на адресную шину чтения (ША лог..1, ЧТ ) лог формируя формиру я канал в транзисторе VT VT3, 3, через который выводится сигнал с транзистора VT VT1. 1. Если VT VT1 1 открыт открыт,, т.е. ЗЭ хранит лог лог..1, то разрядная шина чтения данных (ШРЧТ ) соединяется с общей шиной ⊥, что воспринимает при чтении за 1, а если VT VT1 1 закрыт закрыт,, т.е. ЗЭ хранит 428

лог. 0, то разрядная шина чтения данных (ШР лог. ЧТ ) с общей шиной ⊥ ЧТ не соединяется, и это воспринимается за 0. Для динамических ОЗУ характерны некоторые особенности, которые существенно отличают их от статических: относятся высокая плотность размещения данных, динамические ЗЭ не требуют источника питания, хранение информации обеспечивается периодической регенерацией заряда емкости последовательностью импульсов с частотой около сотни герц, для чего необходимы специальные генераторы; малая потребляемая мощность (50... 500 мВт) при увеличении ин формационной емкости по сравнению со статическим ОЗУ почти на порядок. Это объясняется тем, что для хранения информации почти не потребляется энергия, и все структуры работают в импульсном (ключевом) режиме. Вместе с тем, динамические ОЗУ имеют и недостаток — низкое быстродействие по сравнению со статическими ОЗУ ОЗУ.. Отличительной особенностью микросхем динамических ОЗУ является их ад ресация. Схемы динамических ОЗУ отличаются от схем статических ОЗУ исполь зованием последовательной адресации. Вначале на адресный вход подается строб адреса строки RAS, а затем строб адреса столбца CAS. Для этих стробов имеются специальные выводы микросхемы, которые показаны на структурной схеме рис. 9.11. Для регенерации первоначального напряжения, хранившегося в запоминающей ячейке, в схеме применяется RS-триггер, включенный между двумя разрядными шинами записи/считывания (ШР ЗАП ЗА П, ШР ЗА ЗАП П ). Схема такого включения триггера приведена на рис. 9.12. В схеме за счет положительной обратной связи восстанавливается первоначальное значение напряжения в запоминающем элементе, подключенном к выбранной линии считывания, т.е. при считывании ячейки производится регенерация хранящегося в ней заряда. Такая схема RS-триггер практически может применяться как запоминающий элемент (ЗЭ) ОЗУ на полевых транзисторах в схемотехнике МОП с подкачкой, т.е. с регенерацией, в схеме статического ЗЭ с двухкоординатной выборкой (см. рис. 9.9), что позволит статический ЗЭ преобразовать в динамический. Схема динамического ЗЭ на рис. 9.12 отличается от аналогичного ЗЭ статического ОЗУ на рис. 9.9 только тем, что затворы транзисторов VТ VТ2 2 и VТ VТ4 4 соединены с генератором импульсов регенерации, а не с источником питания. 429

Р ис. 9.12. С хем хемы ы R S-т S-три ригг г ер ера, а, к а к р ег егенери енериру рующ ющег его о к аск аска а да д ин ина а ми миче ческог ского о ОЗУ

Для хранения информации используются не специально встроенные конденсаторы, а конденсаторы, образованные паразитными емкостями затвор–сток и исток–сток транзисторов VТ VТ1 1 и VТ VТ3, 3, т.е. емкости СЗП VT VT1 1 и СЗП VT VT2 2. В режиме хра нения обеспечивается периодиче ской регенерацией заряда одной из емкости, что зависит от состояния RS-триггера, и в резуль результате тате этого удерживается состояние триггера даже при отключении источника питания. В настоящее время динамическая память (Dynamic RAM — DRAM) использу используется ется в качестве оперативной памяти компьютера, а статическая память (Static RAM — SRAM) — для создания высокоскоростной памяти процессора. Микросхемы динамической памяти организованы в виде квадратной матрицы, причем пересечение строки и столбца матрицы задает одну из элементарных ячеек памяти. При обращении к той или иной ячейке нужно задать адрес нужной строки и столбца. Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек, т.е. достаточно циклически перебрать все строки. 430

Вопросы и задания для самоконтроля 1. Перечислите основные понятия о сверхоперативном запоминающем устройстве (СОЗУ). 2. Перечислите основные понятия об организации безадресной и виртуальной памяти. 3. Опишите классификацию и принципиальные отличия ОЗУ по способу доступа к ячейкам памяти. 4. Опишите построение и работу элементарной адресной ячейки памяти на основе многоэмиттерного транзистора. 5. Каковы основные понятия о емкости ОЗУ? 6. Каковы основные понятия о матрицах, блоках и модулях в структуре ОЗУ? 7. Опишите построение и работу элементарной адресной ячейки памяти на основе униполярных транзисторов. 8. В чем состоит принцип работы статического и динамического ОЗУ? 9. Опишите построение и принцип работы матрицы оперативного запоминающего устройства (ОЗУ) с однокоординатной выборкой ячейки памяти по функциональной схеме. 10. Приведите ус условное ловное графическо графическое е обозначение оперативного запоминающего устройства (ОЗУ).

9.5. Пос остоянн тоянные ые запом запоминающ инающие ие уст устройства ройства Постоянные запоминающие устройства (ПЗУ) — энергонезависимая память, использу используемая емая для хранения постоянных (неизменяемых) или редко изменяемых массивов информации, которая остается неизменной, в том числе и при отключении напряжения источника питания. В процессе работы с ПЗУ осуществляется только считывание хранимой информации, при этом записанная информация не разрушается. Информация в ПЗУ записывается заблаговременно при изготовлении устройств и может быть произвольной. Постоянные цифровые запоминающие устройства в схемах часто обозначают,, использу ют используя я английский термин ROM (Read-Only Memory). В основном в ПЗУ хранятся константы, стандартные программы, микропрограммы и подпрограммы, контрольные программы — тесты и т.п. 431

Таким образом, ПЗУ — это устройство памяти, работающее только в режиме считывания без изменения ранее записанной (запрограммированной) информации, сохраняющейся даже при отключении напряжения питания системы. По существу ПЗУ представляет собой конечный автомат без памяти, т.к. является комбинационным логическим устройством, имеющим одно — конечное внутреннее состояние, которое не может быть изменено внешним сигналом в процессе считывания, отрицая тем самым возможность его запоминания. В соответствии с этим, работу ПЗУ как устройства памяти в целом можно рассматривать в одном из двух режимов: чтение или программирование. Программированием ПЗУ называют процесс записи информации в него (в отличие от общепринятого понимания программирования как процесса составления программы). Следует Следу ет отметить, что обычно стремятся к тому тому,, чтобы при программировании не требовалось никаких новых внешних линий, отличных от использу используемых емых в модуле ПЗУ при работе в режиме чтения. ПЗУ могут выполнять задачу кодирующих и декодирующих устройств и применяться для выполнения арифметических операций табличным способом. ПЗУ проще, дешевле и надежнее ОЗУ ОЗУ,, поскольку в них отсутствуют схемы записи информации, и для хранения информации могут применяться более простые и дешевые элементы без применения сложных устройств цифровой схемотехники. Элементной базой для построения цифровых ПЗУ могут быть пассивные элементы (плавкие перемычки-вставки или диоды) или активные элементы (бинолярные или полевые транзисторы). В настоящее время наибольшее распространение получили ПЗУ с транзисторными элементами памяти (биполярными и на МОПтранзисторах). ПЗУ на МОП-транзисторах имеет высокую плотность компонентов, и время обращения составляет 10–300 нс. В соответствии с этим, упрощение запоминающих элементов при построении ПЗУ позволяет достичь большей плотности упаковки информации, что также позволяет создавать ЦИМС ПЗУ с большим объемом памяти при малых габаритах. Основная идея построения ПЗУ очень проста, имеется набор горизонтальных и вертикальных проводов, рассматриваемых как 432

шины, между которыми в определенной последовательности включены пассивные или активные элементы для связи шин между собой, образу образуя я тем самым матрицу ПЗУ ПЗУ.. Шины в матрице ПЗУ ПЗУ,, по аналогии с матрицей-накопителем в ОЗУ ОЗУ,, выполняют роль адресных шин (ША) — горизонтальные шины (провода) и разрядные шины (ШР) — вертикальные шины (провода), с который считывается одновременно со всех разрядов, т.е с целой строки, как слово памяти, что также отличает ПЗУ от ОЗУ ОЗУ.. Таким образом, схема цифрового ПЗУ представляет собой матрицу,, в которой количество горизонтальных шин (адресных шин) трицу определяет количество хранимых слов, а число вертикальных шин (разрядных шин) определяет разрядность хранимых слов. Точки соединения адресных и разрядных шин в матрицах цифрового ПЗУ называют узлами матрицы, а связующие элементы (СЭ) в узлах матрицы являются ЗЭ, наличие которых в узлах связи определяет пямять единицы или нуля, что зависит от типа применяемого элемента связи и способа его включения в узле. Простота элементов матрицы ПЗУ ПЗУ,, а также отсутствие цепей регенерайии, позволяет получить период обращения к ПЗУ в несколько раз меньше, чем период обращения в ОЗУ ОЗУ.. В современных системах обработки цифровой информации схемотехническое решение ПЗУ ПЗУ,, как и ОЗУ ОЗУ,, выполняется по интегральнй технологии в виде ЦИМС, которые можно разделить на две группы: однократно программиру программируемые емые и перепрограммиру перепрограммируемые. емые. В первом типе ПЗУ информация после записи меняться не может может,, и микросхема работает только в режиме считывания, а второго типа позволяет пользователю самому запрограммировать ПЗУ ПЗУ.. Структурная схема ПЗУ приведенная на рис. 9.13, аналогична структурной схеме ОЗУ (см. рис. 9.13), но отличается тем, что в схеме ПЗУ отсутствиет устройство записи и шины, которые его обслуживают.. В ПЗУ имеется специальный вход «Ввод программы», поживают средством которого производится программирование ПЗУ ПЗУ.. Кроме того, изменяется выполнение накопителя (матрицы памяти), что определяет способ записи информации в ПЗУ ПЗУ.. В настоящее время находят применение два типа накопителей ПЗУ ПЗУ:: масочные (программируемые граммиру емые маской) и программиру программируемые емые (программиру программируемые емые пользователем). 433

Р ис. 9.13 13.. С т ру рукк т у рно схем схема а по посс т оя оян н ног ного о з а пом поми и н а ющег ющего о устт р ойс ус ойстт в а ( ПЗУ ПЗУ))

По способу записи информации в ПЗУ ПЗУ,, программиру программируемых емых маской, т.е масочных ПЗУ (МПЗУ), накопитель-матрица программируется ру ется на стадии изготовле ния, когда информация, записываемая в него, определяется построением одного из слоев схемы при помощи специального фотошаблона (маски). В программиру программируемых емых пользователем ПЗУ ПЗУ,, как программируемые ПЗУ (ППЗУ), в накопитель информация записывается пользователем способом выжигания перемычек или пробоем р-п-переходов под действием приложенного электрического напряжения или тока. Микросхемы ПЗУ ПЗУ,, программиру программируемые емые пользователем, подразделяются на ПЗУ с одноразовым программированием и репрограммиру репрограммируемые. емые. В ПЗУ с одноразовым программированием информация, записанная в нем, не может меняться, и в режиме выборки происходит только ее считывание. В программиру программируемом емом ПЗУ информации может быть перезаписана многократно. В настоящее время существуют несколько типов репрограммиру репрограммируемых емых ПЗУ ПЗУ,, где в одних запись и стирание информации производится электрическим способом, а в других запись осуществляется электрическим, а стирание путем облучения уль ультратрафиолетовыми лучами. 434

Элементы связи в узлах матрицы ПЗУ Элементы связи (ЭС), которые связывают между собой электрически (или не связывают) адресные и разрядные шины, подразделяются по типу применяемых активных и пассивных элементов их включения в узлах, что определяет возможность изменения электрических соединений в узлах. На рис. 9.14 приведены схемы включения различных ЭС в полупроводниковых матрицах программиру программируемых емых ПЗУ (ППЗУ и РПЗУ). В матрицах масочных ПЗУ в узлах связи применяются активные элементы в виде биполярных и МОП-транзисторов и диодов, которые при изготовлении формируются по одному между адресными и разрядными шинами во всех узлах (рис. 9.14 а–г), но после формирования такой структуры по шаблону (маске) выполняется отключение одного из выводов от шины, как правило отключается вывод транзистора или диода от адресной шины (маскирование показано значком «×» — крестик). Необходимость создания сразу всех соединений адресных и разрядных шин объясняется технологичностью процесса, при котором созданная общая структура позволяет из этой структуры запрограммировать маскированием, отключая элементы в соответствующих узлах, матрицу ПЗУ любого вида. В программиру программируемых емых матрицах масочных ПЗУ на МОПтранзисторах процесс программирования заключается в подключении транзистора в узлах методом металлизации соединительной перемычки (рис. 9.14 г). В матрицах, программируемых ПЗУ ПЗУ,, т.е. в ППЗУ ППЗУ,, в которых матрицы программируются однократно, активные и пассивные элементы устанавливаются также во всех узлах, но один из выводов соединяется с шиной адреса через плавкую перемычку (рис. 9.14 д, ж, з), выполненную технологически как участок материала с относительно большим удельным сопротивлением (показан волнистой линией). Если создать достаточно большую разность потенциалов между соответствующими шинами адреса и разряда, плавкая перемычка сгорает сгорает.. Соответствующий элемент окажется отключенным, что будет соответствовать программированию нуля в данном разряде слова, определяемого шиной адреса. Широкое применение в современных ППЗУ находят многоэмиттерные транзисторы, для которых программирование выполняется прожиганием перемычек 435

а

б

г

в

д

з

е

ж

и

к

Р ис. 9.14. З а пом поми и н а ющ ющие ие элемен ты в пол полуу п ров ровод одн н иковы х ППЗУ и РПЗУ РПЗУ;; а–г — прог огра рам мм ир ируем уемы ые в ППЗУ маск ски иро ров вание ием; м; д, ж, з — п рог рогра рам мм ир ируем уемы ые в ППЗУ вы вы жига ни нием, ем, е — п роби робив в а н и ем; и — прог огра рам м ми мируем руемые ые в РПЗУ на н акоп коплен лени ием за заря рядов дов в МНОП МНОП--ст ру рукк ту ре; к — прог огра рам м ми мируем руемые ые в РПЗУ на н акоп коплен лени ием за заря рядов дов в МО МОП-т П-тра ран нзис зисттора рахх с п лава ющим и се селе лектирующим ктирующим за затво творо ром м

на эмиттерах (см. рис. 9.14 з). В узлах диодной матрицы вместо плавких перемычек допу допускается скается включение дополнительного диода, который включается встречно с основным диодом (рис. 9.14 е). При таком включении шины адреса и разрядов не имеют между собой соединения, что рассматривается как запись 0 во всех разрядах. Программирование, как фактическая запись лог лог.. 1 выполняется пробоем одного из диодов напряжением обратного смещения для одного 436

из диодов. После пробоя диод должен представлять проводник, что регламентируется регламентиру ется величиной пробивного напряжения. В матрицах, репрограммиру репрограммируемых емых ЗУ (РПЗУ), т.е. перепрограммируемых миру емых неоднократно ЗУ ЗУ,, в качестве элементов связи в узлах применяются полевые транзисторы со структурой металл–нитрид– окисид–полупроводник (МНОП), либо на транзисторах МОПструктуры с плавающим затвором. Эти транзисторы, как известно, под воздействием программиру программируемого емого напряжения накапливают электрический заряд под затвором и сохраняют его много тысяч часов без подачи напряжения питания. В структурах типа МНОП, в отличие от МОП-структуры, алюминиевый затвор отделен от подложки двойным слоем диэлектрика из тонкого слоя дву двуокиси окиси кремния (SiO2) и толстого слоя нитрида кремния Si34N , напыленного на слой дву двуокиси окиси кремния (рис. 9.15). На границе этих двух слоев диэлектрика, оставшиеся незаполненными парные ковалентные связи, как «ловушки» электронов, вызванные дефектами кристаллической решетки, могут захватывать недостающие электроны, образу образуя я проводящий слой между истоком и стоком. Транзисторы МНОП-структуры могут работать в двух режимах: нормальный режим и режим записи–считывания, но в нормальном режиме, когда пороговое напряжении находится в пределах = 16 ¸ , накопление электронов в ловушках кристаллической UВ ЗИ ПОР ЗИ решетки не происходит из-за недостаточности напряжения, и в поверхностном слое подложки между истоком и стоком создается только канала без накопления электронов в ловушках. Процесс накопления электронов, т.е. работа МН МНОП-транзистора ОП-транзистора в режиме записи, происходит при подаче достаточно большого напряжении обратного смещения между истоком и затвором, равным = 28 ¸30 , что во много раз больше напряжения U UВ ЗИ ПОР. В этом ЗИ ЗИ ЗИ случае, электроны из подложки туннелируют через слой SiO 2 и захватываются «ловушками» граничного слоя 3Si N 4, в котором рекомбинируются, накапливая в граничном слое диэлектриков неподвижные отрицательные ионы в транзисторах с каналом n-типа (рис. 9.15 а) или положительные ионы в транзисторах с каналом р-типа. В поверхностном слое подложки транзистора с каналом n-типа между истоком и стоком резко уменьшается количество электро437

а

б

Р ис. 9. 9.1 15. М НО НОП П-с т ру рукк т у р а: а — в р еж ежи и ме з а п ис иси; и; б — в р еж ежиме име с т и р а н и я инфо ин фор рмации

нов, что приводит к разрушению канала, а в транзисторах с каналом р-типа — уменьшение количества электронов приводит созданию канала между истоком и стоком. При подаче напряжения прямого смещения между затвором и истоком, накопленные заряды из граничного слоя двух диэлектриков рассасываются (рис. 9.15 б), перемещаясь в подложку подложку,, обогащая ее. Обогащение поверхностного слоя электронами приводит к образованию канала n-типа и разрушению канала р-типа между истоком и стоком, что в МН МНОП-структуре ОП-структуре рассматривается как режим считывания (стирание) информации из запоминающего элемента. Таким образом, в МНОП-структуре с каналом n-типа накопление электронов в слое диэлектрика равнозначно записи нуля «0», а рассасывание зарядов равнозначно записи единицы «1», при этом в МНОП-структуре с каналом р-типа накопление электронов в слое диэлектрика равнозначно записи единицы «1», а рассасывание зарядов равнозначно записи нуля «0». Включение полевого транзистора МНОП-структуры в узле матрицы РПЗУ показано на рис. 9.14, и для транзисторов с каналами n-типа и р-типа. В МОП-структурах с плавающим затвором (рис. 9.16) транзистор имеет подложку и две области полупроводника, представляющие собой исток (И) и сток (С) с металлическими выводами — электродами. Промежуток между истоком и стоком покрыт тонким слоем двуокиси дву окиси кремния SiO2, в котором располагается затвор, выполнен438

Р ис. 9.16. Схем Схемат ати и ческо ческое е и зо зобра бражен жение ие ст стру рукк т у ры МОП ОП-- т ра ранзис нзисто тора ра с п л ав ава а ющи ющим м зат затв в ором п ри н акоп акопле лени нии и з аря аряд д а в зат затв в оре о т на нап п ря ряжен жени ия U ИП и ли UСП с за закры крытт ым ок окном ном

ный из кремния (Si), т.е. затвор полностью изолирован и не имеет электрических связей с другими частями структуры. В обычном состоянии участок исток–сток транзистора электрического тока не проводит проводит,, из-за отсутствия канала. Создание канала может быть достигнуто двумя способами: подключением высокого напряжения (примерно 80В) между истоком (стоком) и затвором или между истоком и стоком. При подаче высокого напряжения обратного смещения, между истоком (стоком) и подложкой (UИП или UСП ) возникнет лавинный пробой одного из p-n-перехода, образованного между истоком и подложкой или стоком и подложкой. Электроны подложки и истока (стока) приобретают достаточно большую энергию, позволяющую им проникнуть в изолирующий слой и достигнуть затвора (см. рис. 9.16), и затвор накапливает отрицательный заряд из поверхностного слоя подложки, в котором остаются нескомпенсированные неосновные подвижные положительные ионы, образу образуя я канал канал p-типа. После снятия напряжения электроны сохраняются в затворе, вследствие высоких изолирующих свойств диэлектрика, отделяющего затвор от подложки на протяжении многих лет (уменьшается на 25% за 10 лет). Режим накопления зарядов можно считать записью информации, и если теперь подключить напряжениеU СИ значительно меньше напряжения пробоя, то по каналу потечет ток, что можно считать наличием лог лог..1. 439

Р ис. 9.17. Схе Схемат мати и чес ческое кое изо изобр браж ажени ение е с тр труу к т у ры МО МОП-т П-тра ранзи нзист стора ора с п л ав ава а ющ ющим им за затв твор ором ом п ри в оз оздейс дейстт вии ул ульт ьтра рафиол фиолет етовог ового о из изл л у чен чени ия

Для того чтобы стереть записанную информацию, необходимо убрать электрический заряд затвора. Для этого область затвора подвергают воздействию уль ультрафиолетового трафиолетового или ионизирующего излучения (рис. 9.17). Мощность излучения должна быть достаточной для ионизации и возникновения в цепи затвор–подложка фототока, в резуль результате тате этого электроны рекомбинируются с дырками подложки и отрицательный заряд затвора и положительный заряд подложки исчезают.. Облучение проводят через специальные окошки из кварисчезают цевого стекла в корпусе транзистора, которое открывается для прохода уль ультрафиолетового трафиолетового излучения и закрыто при записи информации. Канал при стирании отсутству отсутствует ет,, что равнозначно отсутствию информации — лог лог.. 0. Разновидностью МОП-транзисторов с плавающим затвором является транзистор с селектирующий затвором, в котором создан вывод от затвора, но отсутству отсутствует ет вывод от подложки (рис. 9.18). Накопление электронов в диэлектрике между истоком и стоком происходит,, как в плавающем затворе, при включении высокого напряжеходит ния обратного смещения между стоком и селектирующим затвором, которое меньше чем в транзисторе с просто плавающим затвором без вывода затвора, и равно 25 ÷–50 B. Таким образом, выбор элемента осуществляется путем подачи на селектирующий затвор сигнала, определяющего адрес ЗЭ, при 440

Р ис. 9.18. С хема хемати тиче ческое ское из изобр обра а жен жение ие с тр труу к ту туры ры МОП ОП-- т ран ранзис зистор тора а с п л ав ава а ющи ющим м и се селек лектт иру ирую ю щи щим м з ат атво вором ром и к ан ана а лом р - тип типа а

этом включается транзистор и через цепь сток–исток протекает значительный ток. Программирование (занесение 0 в ЗЭ) производится подачей импульсного напряжения между стоком и селектирующим затвором, в резуль результате тате чего происходит инжекция электронов, имею щих высокую энергию, в изолированный плавающий затвор, получающий отрицательный заряд (состояние 0). В резуль результате тате разрушается канал, и транзистор закрывается, что соответсвует лог лог.. 0, а при отсутствии накопленных зарядов в плавающем затворе — режим считывания, канал сохраняется, рассматривая это как лог лог.. 1. Перезапись информации в таком транзисторе с электрическим программированием основана на подаче напряжения прямого смещения между стоком и селектирующим затвором, размещенным над плавающим затвором. Такая подача напряжения приводит к рассасыванию заряда за счет туннельного эффекта. РПЗУ такого типа называются EEPR EEPROM OM и имеют несомненные преимущества перед РПЗУ УФ, т.к. не требуют при перепрограммировании специальных источников уль ультрафиолето трафиолето вого света. Включение полевого транзистора МОП-структуры с плавающим и плавающим-селективным затвором и с каналом р-типа в узле матрицы РПЗУ показано на рис. 9.14 и. При включении МОПтранзистора с плавающим каналом в узлах матрицы ПЗУ транзистор VT1 VT 1 (рис. 9.14 к) выполняет роль ключа, выбирающего ЗЭ, а при 441

включении транзистора с плавающим и селективным затвором (см. рис. 9.14 к) задачу управляющего транзистора выполняет селектирующий затвор, что экономически более выгодно. Матрицы ПЗУ. Пример масочных ПЗУ (МПЗУ), как накопитель программируется программиру ется на стадии изготовления, представлен на рис. 9.19. Масочное ПЗУ представляет собой диодную матрицу матрицу,, в которой на этапе программирования при изготовлении отключены диоды от шин адресов (ША), что равносильно программированию на соответствующих шинах разрядов (ШР) лог лог.. 0 (на матрице отключенные диоды не показаны). Диодная матрица является совокупностью логических элементов ИЛИ, построенных подключением нескольких диодов к одной разрядной шине, образу образуя я тем самым выход в одну разрядную шину (шину данных D0 ÷– ÷–D D7) при подаче сигнала адреса на соответствующие шины адреса. Например, на шине данных D5 (разрядная шина ШР ШР5) 5) сигнал будет при получении адреса адресным шинам ША ША2 2 и ША ША3, 3, т.к. только с этими адресными шинами через диоды в узлах матрицы соединяется шина данных для формирования в этой шине лог лог..1. Из этого

Р ис. 9.19 19.. Схем Схема а в к л ючен ючени и я д иодной ма матт ри рицы цы пос постт оян оянног ного о за запом поми и на нающег ющего о устройства (ПЗУ) ЗУ),, к ак ППЗ ППЗУ У, п рограмм ируе ируемое мое масочным способом 442

следует,, что диоды, подключенные к ШР следует ШР5 5 (D5), образуют логический элемент ИЛИ на два входа. Совокупность диодов, подключенных к адресной шине, определяет совокупность лог лог.. 1, формиру формируемых емых на разрядных шинах — шинах, данных на схеме рис. 9.19, что определяется включением диодов анодами к адресным шинам. На шинах данных, которые не подключены к отдельным шинам адреса, должен формироваться лог лог.. 0, как сигнал низкого уровня, который также должен формироваться на шинах данных, когда отсутству отсутствует ет сигнал адреса, т.е. сигнал, разрешающий считывать информацию по данному адресу адресу.. Совокупность лог лог.. 0 и лог лог.. 1, полученных с разрядных шин (шин данных) по сигналу с одной адресной шины, представляет слово данных, т.е. по одному адресу в матрице хранится одно слово памяти, каждый разряд которого хранится в элементарном ЗЭ, которые в совокупности представляют ячейку памяти информационного или в данном случае машинного слова, получаемого за одно обращение. Количество адресных шин в матрице определяется количеством информационных ячеек памяти, а количество шин данных определяет разрядность хранимых слов в матрице ПЗУ ПЗУ.. Определяя, что матрица на рис. 9.19 представлена 44-мя мя адресными шинами, что соответствует ответству ет четырем вариантам 22-разрядного разрядного двоичного кода, и в матрице восемь шин данных, матрица рассчитана на запоминание 4-х 4х 88-разрядых разрядых машинных слов. Для формирования в шинах данных лог лог.. 0 все разрядные шины через нагрузочные резисторы подключены к отрицательному полюсу источника питания (‒U), в этом случае, если на всех адресных шинах лог лог.. 0, т.е. не выбирается ни одна ячейка слова памяти, на шинах данных лог лог.. 0. Это легко проверить, рассматривая сигнал выбора адреса за лог лог.. 1, как сигнал высокого уровня — положительный в положительной алгебре логики, что очень важно при таком включении диодов. При лог лог.. 0, как сигнале низкого уровня — отрицательный потенциал на всех адресных шинах, через назрузочные резисторы ток не протекает и отрицательный полюс источника питания ‒U передается на шигы данных, определяя код выхода, равный 00000000 2=0 10. По сигналу лог лог.. 1 по адресной шине ША ША3 3 (см. рис. 9.19), что соответствует ветству ет прямому двоичному коду адреса211 =3 10 на входе дешифра443

тора кода адреса, через диоды, подключенные к шинам данных D0, D4 и D5, протекает ток, создавая на соответствующих нагрузочных резистора падение напряжения, которое положительным потенциалом, как лог лог.. 1, выделяется на шинах данных D0, D4 и D5. Через резисторы, по которым не протекал ток, отрицательный потенциал, равный ‒U, передается на шины данных D1, D2, D3, D6 и D7 как лог.. 0, создавая на выходах двоичный код в математической запилог си 00110012=2510. Аналогично можно рассмотреть выходные коды по запросу на других адресных шинах. Матрицы с масочным программированием, в которых применяются другие активные элементы связи в узлах на биполярных структурах, практически аналогичны матрице с диодами на рис. 9.19. Особый интерес представляет матрица на транзисторах МОПструктуры, программируемая однократно при изготовлении методом металлизации стока транзистора, соединяя его с общей шиной, показана на рис. 9.20. Для записи определенной информации выпол-

Р ис ис.. 9.20. С хема п ереп ерепрог рогр р ам амм м иру ируемой емой мат матри риц ц ы по пост стоя оянног нного о з апом апоми и н аю ающег щего о ус устт ро ройст йств в а ( ПЗУ ПЗУ)) н а МО МОП П-т р ан анзис зистт ора орахх 444

няется подключение или неподключение МОП-транзисторов к общей шине источника напряжения — ⊥, на которой в положительной логике подключен низкий потенциал, соответствующий лог лог.. 0, что соответствует соответству ет уровеню напряжения ‒U. Матрица имеет адресные шины, разрядные шины данных, нагрузочные резисторы и выводы для подключения источника питания схемы. Если матрица не программирована, то, независимо от сигналов на адресных шинах, все транзисторы закрыты, и на разрядных шинах данных потенциал высокого уровня, передаваемый от полюса источника питания +U, т.е. лог.. 1. лог Из этого следу следует ет,, что незапрограммированная матрица хранит все слова памяти как сочетание лог лог.. 1 во всех разрядах слова, а соответственно, если запрограммировать, соединив истоки всех транзисторов с общей шиной, на шинах данных получим лог лог.. 0, если будет сигнал выбора слова хотя бы на одной шине адреса. При подаче сигнала лог лог.. 1 на одну из шин адреса, при выполненном программировании матрицы, откроются все МОП-транзисторы, истоки которых соединены с общей шиной. Через созданный канал открытого транзистора создается замкнутая электрическая цепь: +UR→ → VT И-С →→ перемычка ⊥, по которой протекает ток, создавая падениие напряжения, мину минусом сом приложенное к разрядной шине данных. Через транзисторы, в которыхе нет соединения стока с общей шиной, ток не протекает протекает,, и на шинах данных, соединенных с истоком этих транзисторов, устанавливается лог лог..1. Из этого также можно сделать вывод, что в такой матрице для хранения программируется лог лог.. 0, т.к. лог лог.. 1 хранится без программирования. Матрицы ПЗУ ПЗУ,, программиру программируемые емые пользователем, являются наиболее универсальными, а следовательно, и более дорогим прибором, т.к. во-первых, для всех связующих элементов, установленных при изготовлении во всех узлах матрицы, требу требуется ется установка плавких перемычек, которые при программировании пользователем не используются полностью. Во-вторых, необходимо иметь специальное устройство для ввода информации и опыт программирования, т.к. ошибка программирования при прожигании и пробивании не исправляется. На рис. 9.21 показаны варианты диодных матриц ППЗУ ППЗУ,, в которых рассмотрен вариант программирования способом прожигания 445

а

б Р ис. 9.21. С хем хема а вк вкл л ючен ючени и я д иод иодной ной мат матри риц ц ы по посс то тоя я н ног ного о з а пом поми и на нающег ющего о устт р ойс ус ойстт в а (ПЗУ ПЗУ), ), к а к П ПЗУ ПЗУ:: а — про программир граммир уемая про прожигани жигани ем п лав лавкк их перем пер емы ы чек чек;; б — программ ируе ируемая мая электрическим п робоем 446

плавких вставок (рис. 20 а) и программирование пробоем электронно-дырочного перехода одного из диодов в узле, связывающем шину адреса и разряда. Две диодные матрицы отличаются между собой первоначальным состоянием кодов слов, получаемых по разрядным шинам. Так, например, в матрице на рис. 9.21 а при изготовлении все адресные и разрядные шины соединены в узлах связи, позволяя передавать сигнал высокого уровня — лог лог.. 1 на шину данных. В исходном состоянии матрица запрограммирована на хранение нулевых слов по каждому адресу адресу,, если не указан адрес ячейки слова, т.е. на шину адреса (ША), подается лог лог.. 0, что при данном включении диодов определяется как отсутствие запроса адреса ячейки слова. В этом случае на выходах шин данных (разрядных) при лог лог.. 0 на любой адресной шине присутствуют низкий потенциал — лог лог.. 0, передаваемые с шины ‒U источника питания. При запросе любой ячейки слова, подавая лог лог.. 1 на любую адресную шину шину,, на разрядных шинах будет лог лог.. 1, т.е. все ячейки памяти слова выдадут один код, в котором все разряды представлены лог лог.. 1. В соответствии с этим, перед использованием матрицы ее необходио программировать, убирая отдельные связи в узлах. Запрограммировов матрицу матрицу,, при запросе любой ячейки слова памяти на соответствующую шину адреса этой ячейки необходимо подать сигнал высого уровня — лог лог..1 (+ (+U), U), в резуль результате тате чего через диоды, подключенные к этой адресной шине, будет протекать ток по цепи: ША ()+UV→ DR →→ − U. Протекающий по резистору (R) ток создает на нем падение напряжения, плюс с которого передается на соответствующую разрядную шину (шину данных) как сигнал лог.. 1, запрограммированный включением диода в узле связи этой лог шины данных и адресной шины. В шинах данных, которые не соединены диодами с адресной шиной, присутству присутствует ет сигнал лог лог.. 0. В диодной матрице на рис. 9.21 б за счет встречного включения диодов в каждом узле связи адресные и разрядные шины разъединены между собой. В этом случае, независимо от сигнала на адресной шине, на выходах шин данных устанавливается код, в котором все разряды представлены лог лог.. 0, что соответству соответствует ет потенциалу ‒U, и это равносильно отсутствию информации, т.е. матрица изготовлена со стертой информацией. 447

Программирование матрицы, представленной на рис. 9.21 б, выполняется пробиванием одного из диодов импульсом тока и напряжения, который необходимо подавать между соответствующей адресной и разрядной шинами. В резуль результате тате пробоя диода создается проводящий участок с малым сопротивлением. Выбор пробиваемого диода зависит от логики, в которой рассматривается логическая схема. Программирование матрицы для работы в положительной логике (лог лог..1 — высокий уровень напряжения +U, лог лог.. 0 — низкий уровень напряжения ‒U) заключается в том, чтобы оставить диод, который должен пропу пропускать скать лог лог.. 1 с адресной шины. В соответствии с этим, пробивается диод, который не пропу пропускает скает лог лог.. 1 с шины адреса. На рис. 9.21 б в узлах, связывающих адресные и разрядные шины данных, не пропу пропускает скает лог лог.. 1 с шины адреса диод VD VD1, 1, который и необходимо пробивать для программирования работы матрицы в положительной логике, принятой в настоящее время за основу работы всех устройств с цифровой обработкой информации. Работа такой прграммированной матрицы ничем не отличается от работы матрицы с масочным программированием. На рис. 9.22 представлены схемы программиру программируемых емых матриц ППЗУ на биполярных транзисторах, как связующих элементов в узлах матрицы. Базы транзисторов через плавкие вставки соединены с адресными шинами, а коллекторы непосредственно соединены с разрядными шинами данных. Таким образом, каждый транзистор в схеме на рис. 9.22 а представляет запоминиющий элемент элемент,, помнящий одну лог лог..1, что соответству соответствует ет памяти в 1 бит бит.. В схеме на рис. 9.22 б, где в качестве связующего элемента применены многоэмиттерные транзисторы, не рассматриваются отдельные запоминающие элементы с объемом 1 бит бит,, т.к. к адресной шине подключена база многоэмиттерного тразистора. В этом случае, подключая шиной адреса один многоэмиттерный транзистор, по 11-му му биту выдается сразу на несколько шин данных, которые соединены с эмиттерами. Таким образом, применение многоэмиттерного транзистора позволяет на одном транзисторе сформировать память в несколько бит бит.. Например, в схеме на рис. 9.22 б объем памяти на одном многоэмиттерном транзисторе, который соединен с одной адресной шиной, равен 4 бит бит.. Такой же объем памяти слова и в схеме, показанной на рис. 9.22 а, 448

а

б

Р ис. 9.22. С хем хемы ы м ат атриц рицы ы по пост сто о я н ног ного о з а пом поми и н а ющег ющего о ус устт р ойс ойстт ва ( ПЗУ) на би бипо пол л я рн рны ы х т ра ран н зис зистт ор ора а х, к а к П ПЗУ ПЗУ,, п р ог огр р а м м и руем руема а я эле элекк т ри рическ ческим им пробоем: а — на раздел ьны ьныхх т ранзистора х; б — н а м ног ногоэм оэми и т т ерном транз ис исторе торе

но в ней применены 4 одноэмиттерных транзстора. Программирование транзисторных матриц также выполняется способом прожигания плавких перемычек, которые в схеме с многоэмиттерным транзистором изготовлены в цепи эмиттера для соединения или разделения соединений с шинами данных. Матрицы РПЗУ (рис. 9.23), т.е. ПЗУ матрицы с многократным программированием, позвляющие перезаписывать информацию, почти полностью по построению совпадают с матрицами ППЗУ с тем лишь различием, что в узлах связи адресных и разрядных шин вместо биполярных структур включены специальные МОПтранзисторы с так называемым плавающим затвором. Информация в запоминающий элемент элемент,, который представлен МОП-транзистором (см. рис. 9.23), записывается подачей между адресной и разрядной шинами высокого напряжения, которое прикладывается между истоком и стоком, и действу действует ет как обратное смещение между истоком (стоком) и подложкой. Возникающий лавинный пробой p-np-n-перехода перехода вызывает накопление электронов в изолированном затворе, исключая их накопление в канале. В результате этого, в транзисторе с каналом р-типа увеличивается количество 449

Р ис. 9.23. Схем Схема а п ереп ерепр р ог огра рам м м и руемой мат матриц рицы ы пос постт оя оян н ного з ап апом оми и на наю ю щег щего о ус устт р ойс ойстт в а ( ПЗУ ПЗУ)) н а МО МОП-т П-тр р а нз нзис исто тора рахх с п л а ва ваю ющим затворо м

дырок за счет оттока электронов в структуру плавающего затвора, что приводит к образованию р-канала между стоком и истоком. Сопротивление канала равно нулю, что соответствует открытому состоянию транзистора. Электроны плавающего затвора удерживают дырки в поверхностном слое подложки между истоком и стоком, поддерживая открытое состояние транзистоа, что соответству соответствует ет хранению лог лог.. 0. Через канал транзистора протекает ток по цепи: + UR → →→ VTИ С ША . Ток создает падение напряжения на резисторе (R), минусом приложенное на разрядную шину данных, что рассматривается как лог лог.. 0. Процесс стирания информации в схеме с плавающим затвором (см. рис. 9.23) выполняется подачей ультрафиолетового излучения через прозрачную кварцевую крышку в корпу корпусе се микросхемы на затвор (см. рис. 9.17). Действующее ультрафиолетовое излучение в течение примерно 10 мин снимает заряд с плавающего затвора, и в транзисторе также разрушается канал, что приводит к закрытию транзистора. В этом случае на выходе, т.е. на разрядной шине данных, лог лог.. 1, как эквивалент положительного потенциала источника питания (+ (+U). U). 450

Таким образом, при отсутствии программирования матрицы, показанной на рис. 9.23, на всех выходах данных лог лог..1, а при программировании на шинах данных, подключенных к адресным шинам, устанавливается лог лог.. 0. В соответствии с этим, можно сделать вывод, что при программировании выполняется запись нуля. В матрицах РПЗУ на рис. 9.24 запоминающие элементы в узлах выполнены на транзисторах с плавающим затвором и управляющем

а

б Р ис ис.. 9.24 9.24.. С хема п ереп ерепрог рогра рамм мми и руемой ма матри триц ц ы пос постоя тоян н ного з апом апоми и на нающег ющего о ус устт ро ройст йства ва (ПЗУ ПЗУ)) н а МО МОП-т П-тра ранзис нзисто тора рах: х: а — с п л ав аваю ающи щим м затворо м; б — с плава ющим и сел селектир ектир у ющим за затвор твор ами 451

транзисторе выборки (рис. 9.24 а) и на транзисторах с плавающим и селектирующим затворами (рис. 9.24 б), в которых запись и стирание информации выполняется электрическим способом. Особенностью матрицы РПЗУ на рис. 9.24 а является построение ЗЭ, в котором последовательно с транзистором с плавающим затвором (2) включен обычный МОП-транзистор (1), предначенный для организации выборки определенных ЗЭ — ячеек памяти в матрице. Принцип записи информации в транзисторе с плавающим затвором ни чем не отличается от записи, рассмотренной в схеме матрицы на рис. 9.23, построенной без транзистора выборки — управляющего транзистора. Отличие состоит лишь в особенностях выборки, если необходимо выполнить запись информации в ЗЭ, то вначале по адресу выбирается элемент памяти с подачей сигнала по шине адреса. В управляющем транзисторе (VT VT1 1 на рис. 9.24 а) создается канал, который соединяет сток транзистора с плавающим затвором (VT VT2) 2) с разрядной шиной, по которой можно, подавая высокий потенциал относительно потенциала на истоке VT VT2, 2, выполнять программирование соответствующего ЗЭ, т.е. накапливать электроны в плавающем затворе. В резуль результате тате накопления электронов в плавающем затворе формируется и р-канал в VT VT2, 2, подготавливая соединение шины источника питания +U с шиной данных. Теперь, если поступит сигнал по шине адреса для выборки ЗЭ на считывание, то шина источника питания +U соединится с шиной данных, считывая на выход (ШР) лог лог..1. Считывание информации из мат рицы выполняется при подаче напряжения питания 5…15 В и контроле тока, протекающего через транзистор. Стирание информации осуществляется при облучении уль ультратрафиолетовыми лучами (УФ) с энергией, достаточной для выбивания электронов из плавающего затвора и переноса их в подложку подложку.. Стирание можно также осуществить, использу используя я ионизи рующее, например, рентгеновское излучение. В схеме матрицы РПЗУ с плавающим и селектирующим затворами, представленной на рис. 9.24 б, применяется электрическое программирование и стирание информации. Принцип программирования, как процесс накопления электронов в плавающем затворе, не отличается от процесса в транзисторах, в которых только плавающий затвор. Достаточно большое напряжение, при котором выпол452

няется запись 1 бита информации, прикладывается между адресной и разрядной шиной. Стирание информации выполняется способом подачи соответствующего напряжения между селектирующим затвором и истком, при котором накопленные электроны плавающего затвора рассасываются за счет туннельного эффекта, одновременно разрушая канал транзистора. Такие РПЗУ называются EEPR EEPROM OM (англ. Electrically Erasable Programmable Read-Only Memory, электрически стираемое перепрограммируемое перепрограммиру емое ПЗУ) и имеют несомненные преимущества перед РПЗУ УФ, т.к. не требуют при перепрограммировании специальных источников уль ультрафиолето трафиолето вого света. условное графическое обозначение микросхем Зу Промышленность выпу выпускает скает большое количество различных микросхем ЗУ ЗУ,, отличающихся информационной емкостью, организацией, технологией изготовления. Условное графическое обозначение (УГО) микросхем запоминающих устройств, также как и ранее рассмотренные УГО устройств, имеет форму прямоугольника, к которому подводят линии выводов. УГО элемента может содержать три поля: основное и два дополнительных, которые располагают слева и справа от основного. В первой строке основного поля УГО (вверху) размещают обозначение функции, выполняемой ЗУ (оперативные и постоянные, с обозначением разновидностей), а в последующих строках основного поля, т.е. ниже, располагают информацию, дополняющую оснвную, например, номер микросхемы, номер схемы в микросхеме и т.п. В дополнительных полях помещают информацию о назначениях выводов (метки выводов, указатели). Допу Допускается скается проставлять указатели на линиях выводов на контуре УГО, а также между линией вывода и контуром УГО. Обозначения основных функций запоминающих устройств и их разновидностей, в соответствии с особенностями исполнения и функционирования, приведены в табл. 9.3. Отдельные типы микросхем ОЗУ могут иметь выходные каскады с тремя состояниями или с открытым коллектором. Для обозначения выхода с тремя со стояниями используется знак «∇». Микросхе453

Таблица 9.3 Обозначения основных функций запоминающих устройств Наименование Обозначение Постоянное запоминающее устройство (ПЗУ): ROM программируемое ПЗУ (ППЗУ) пользователем (однократно) PRO ROM M перепрограммируемое ПППЗУ с возможностью многократ- RPR RPROM OM ного программирования с элетрическим стиранием (РЭПЗУ) ЕЕPR ЕЕPROM OM репрограммируемое репрограммиру емое РППЗУ с уль ультрафиолетовым трафиолетовым UVPROM UVPR OM стиранием (РУ РУФПЗУ) ФПЗУ) EPROM EPR OM Оперативное запоминающее устройство (ОЗУ) с произвольRAM ной выборкой: ОЗУ с произвольной выборкой статическое (СОЗУ) SRAM ОЗУ с произвольной выборкой динамическое (ДОЗУ) DRAM энергозависимое ОЗУ (ЭНОЗУ) NVRAM Ассоциативное запоминающее устройство CAM Программируемая Программиру емая логическая матрица (ПЛМ) PLM

а

б Р ис. 9.25. Условное г р афи афическо ческое е о б озн означен ачение ие за запом поми и н а ющ ющи и х уст устр р ойс ойстт в (ЗУ ): а — оп опе ера ратив тивных ных ЗУ; б — по посто стоянных янных ЗУ 454

мы, имеющие выход с открытым кол лектором, обозначаются знаком « », а с открытым эмиттером — знаком « ». Применение микросхем с тремя состояниями выхода или с открытым коллектором (открытым эмиттером) позволяет создавать модули ЗУ с различными параметрами. Условные графические обозначения, схематично изображающие некоторые типы ОЗУ и ПЗУ ПЗУ,, приведены на рис. 9.25. В представленных УГ УГО О запоминающих устройств показаны входы и выходы схем, которыми в ЗУ ЗУ,, как правило, представлены адресные и разрядные шины, а также показаны места подключения источников питания. Также обозначены выходы, имеющие специальное назначение в зависимости от вида ЗУ ЗУ,, которое определяется по справочникам для каждой конкретной микросхемы ЗУ ЗУ..

1. 2. 3. 4. 5. 6. 7.

Вопросы и задания для самоконтроля В чем состоит назначение и какова классификация ПЗУ? Опишите элементную базу матриц постоянных запоминающих устройств. Приведите особенности построения ПЗУ масочного типа. Перечислите понятия о матрицах ПЗУ ПЗУ,, способах и методах их программирования. В чем состоит принцип считывания информации из ПЗУ? Приведите эксплуатационные и технические характеристики ПЗУ.. ПЗУ Приведите условное графическое обозначение ПЗУ в зависимости от способа программирования.

9.6. Орг Организ анизация ация без безадрес адресно ной й и вирту виртуальн альной ой памяти В рассмотренных оперативных ЗУ с адресной организацией (адресные ЗУ) размещение и поиск информации основан на использовании адреса хранения слова, которым служит номер ячейки памяти (запоминающего элемента). При записи или считывании слова памяти должен указываться адрес, по которому производится запись или чтение. Кроме оперативных ЗУ с адресной организацией размещения и поиска информации в современных системах цифровой обработ455

ки информации используются безадресные ЗУ ЗУ,, которые можно разделить на стековые (магазинные) и ассоциативные, для обращения к которой не требу требуется ется адреса. В аcсоциативных ЗУ поиск информации осуществляется по признакам самой информации (по содержанию ячейки), а в стековых ЗУ (в отличие от адресных и ассоциативных) обращение к ячейкам возможно только в определенном порядке, при этом чтение производится в обратной последовательности, по сравнению с записью. Структуры типа стек — от англ. stack — стопка — используются в целях увеличения быстродействия ЗУ при хранении промежуточной информации и для более рационального использования пространства памяти. В различных областях они имеют следующие синонимы: линейный список, реверсивная память, магазин, линейный список типа FIFO, список типа LIFO и гнездовая память. Почти все примеры использования стековой организации памяти в ЭВМ относятся к оперативной и сверхоперативной (регистровой) памяти. Стековая память может быть организована как аппаратно, так и на обычном массиве адресной памяти программно. В случае аппаратной реализации ячейки стековой памяти образуют одномерный массив, в котором соседние ячейки связаны друг с другом разрядными цепями передачи слов (рис. 9.26). При этом возможны два типа устройств, принципы функционирования которых различны. Рассмотрим первоначально структуру стековой памяти на рис. 9.26 а, в которой при записи нового слова, поступившего с ШИВх, стек заполняется с одной стороны — сверху в свободные ячейки с последовательными номерами, начиная с ячейки с адресом 0, т.е. в верхнюю нулевую ячейку памяти, после чего слово сразу перемещается вниз и записывается в последнюю по счету незаполненную ячейку памяти. О первом слове, посылаемом в стек, говорят говорят,, что оно располагается на дне стека. О последнем посланном (по времени) в стек слове говорят,, что оно находится в вершине стека. Таким образом, ячейка говорят N-1 N1 — дно стека, где N — размер стека, определяющий номер старшей ячейки, а ячейка 0 — вершина. Если стек перед записью был пу пустой, стой, то слово памяти сразу попадает в ячейку с номером NN-1, 1, т.е. слово памяти перемещается на дно 456

а

б

Р ис. 9.26. О б общ общен енна ная я ст стр р у к т у р а б е за зад д р ес есног ного о а п па парат ратно ного го с те тека ка:: а — с т ек типа FIFO (ст стеков екова а я п ам амя я т ь); б — с те текк т и па LIF LIFO O (маг азин ная пам я ть ть))

стека. Считывание с удалением слова из памяти производится с другой стороны стека, т.е. из нижней ячейки с номером NN-1 1 (дно стека), по выходным информационным шинам — ШИВых. При этом все последующие (записанные) слова сдвигаются вниз, в соседние ячейки, номера которых на единицу больше. При заполнении стека счетчик-указатель стека (СчУ СчУСт) Ст) запрещает дальнейшие операции записи в стек. Таким образом, порядок считывания подчиняется правилу: первым поступил (записался) — первым вышел — выводится, т.е. считывается. Стеки подобного типа принято называть стеками FIFO — аббревиатура от англ. First In — First Out, которые также называются стеками с проталкиванием снизу и больше известны как стеки списка очередности. В состав стековой памяти типа FIFO входит счетчик-указатель стека — СчУ СчУСт Ст.. При записи в стек нового слова содержимое счетчика-указателя увеличивается на 1, при считывании уменьшается на 1. При обнулении счетчика (СчУ СчУСт= Ст=0) 0) вырабатывается сигнал установка нуля (УСт= Ст=0), 0), обозначающий, что стек пуст пуст.. При заполнении 457

стека на объем, равный СчУ СчУСт=N Ст=N‒1, формиру формируется ется сигнал УСт=N‒1, указывающий, что стек заполнен. Такая стековая память широко используется пользу ется для аппаратной организации различного рода очередей (команд, данных, запросов и т.д.). Таким образом, в стеке FIFO при записи перемещается вершина стека, и записываемые в стек слова постепенно продвигаются от вершины ко дну дну,, откуда и считываются по мере необходимости, причем темп записи и считывания определяются внешними управляющими сигналами и не связаны друг с другом. Помимо рассмотренной выше стековой памяти типа FIFO используются стековая память другого типа, реализующая правило: последним вошел (записался) — первым вышел (считывается), которая также получила название магазинная память, ассоцииру ассоциируя я это с покупкой в магазине без очереди. Стеки подобного типа принято называть стеками LIFO — аббревиатура от англ. Last In — First Out. Обобщенная структура аппаратного стека типа LIFO представлена на рис. 9.26 б. В магазинной памяти (см. рис. 9.26 б) запись нового слова, поступившего с ШИВх, производится в верхнюю ячейку (ячейку 0), называемую указателем стека или вершиной стека. При этом все ранее записанные слова, включая слово, находившееся в ячейке 0, сдвигаются вниз, в соседние ячейки, номера которых на единицу больше. Считывание возможно только из верхней (нулевой) ячейки на ШИВых. При этом, если производится считывание с удалением, то все остальные слова в памяти сдвигаются вверх, в соседние ячейки с меньшими номерами. Вставка и удаление элемента вершины стека называются, соответственно, операциями проталкивания в стек и выталкивания из стека. В ряде устройств рассматриваемого типа предусматривается также операция простого считывания слова из нулевой ячейки (без его удаления и без сдвига слов в памяти). Память снабжается счетчиком-указателем магазина (СчУМг), действие которого аналогично рассмотренному рис. 9.26 а. При обнулении счетчика (СчУМг= СчУМг=0) 0) вырабатывается сигнал установка нуля (УМг= УМг=0), 0), обозначающий, что магазин пу пуст ст.. При заполнении магазина на объем, равный СчУМг=N‒1, формиру формируется ется сигнал УМг=N‒1, указывающий, что стек заполнен, запрещая дальнейшие операции записи. 458

Таким образом, в отличие от стека FIFO, в стеке LIF LIFO O перемещается дно, а не вершина. Записывая в стек LIFO слова, дно постепенно продвигается к вершине, откуда и считываются слова, сдвигаемые дном по мере необходимости, причем темп записи и считывания определяются внешними управляющими сигналами и не связаны друг с другом. В ряде случаев устройства стековой памяти преду предусматривают сматривают также операцию простого считывания слова из ячейки 0 без его удаления и сдвига остальных слов. При использовании стека для запоминания параметров инициализации контроллеров каких-либо устройств ЭВМ обычно преду предусматривается сматривается возможность считывания содержимого любой ячейки стека без его удаления, т.е. считывание содержимого не только ячейки 0. Рассматривая стековую память, организу организуемую емую по типу LIFO и FIFO, как фактически безадресную, необходимо отметить, что адрес в такой памяти имеется и называется указателем стека (SP — SteakPointer), в качестве которого рассматривается счетчик-указатель стека (магазина). Перед началом работы в указатель стека заносят начальный адрес, а дальнейшая адресация осуществляется автоматически при выполнении операции записи–чтения путем увеличения–уменьшения адреса на единицу единицу.. Стековый принцип организации памяти можно реализовать не только в специально предназначенных для этого устройствах. Стековая организация данных возможна и на обычной адресной памяти с произвольным обращением (программный стек). Для организации стека LIF LIFO O в этом случае необходима еще одна ячейка памяти (регистр), в которой всегда хранится адрес вершины стека и которая называется указателем стека. Обычно в качестве указателя стека используют один из внутренних регистров процессора. Кроме этого, требу требуется ется соответствующее програм мное обеспечение. Принципы стековой организации данных на обычной адресной памяти программно рассмотрен на рис. 9.27. В отличие от аппаратного стека данные, размещенные в программном стеке, при записи нового числа или считывании не перемещаются. Запись каждого нового слова осуществляется в ячейку памяти, следующую по порядку за той ячейкой, адрес которой содержится в указателе стека. После записи нового слова содержимое 459

Р ис. 9.27 За Зап п ись с лов лова а па пам м я ти в п р ог огра рамм ммн н ы й ст стек ек ти тип п а LI LIFO FO (мага зинна я па памя мять ть))

указателя стека увеличивается на единицу единицу,, например, до записи указатель стека указывал адрес 1001 (см. рис. 9.27), в котором было записано число 42, а для записи числа 561 указатель стека указал адрес 1002. Таким образом, в программном стеке перемещаются не данные, а вершина стека, что показано на рис. 9.27, когда при записи числа 561 вершина стека переместилась в глубь стека. При считывании слова из стека происходит обратный процесс. Слово считывается из ячейки, адрес которой находится в указателе стека, после чего содержимое указателя стека уменьшается на единицу единицу.. Если вновь загружаемые в стек слова размещаются в ячейках памяти с последовательно увеличивающимися адресами, стек называют прямым. Если адреса последовательно убывают убывают,, то — перевернутым. В большинстве случаев использу используется ется перевернутый стек, что связано с особенностями аппаратной реализации счетчиков внутри процессора. Такая форма организации памяти удобна тем, что любая команда, выполняемая в процессоре, в общем случае должна содержать код операции (КОП), адрес первого и второго операндов и адрес занесения резуль результата. тата. Для экономии памяти и сокращения времени выполнения машинной команды процессором желательно уменьшить длину команды. Пределом такого уменьшения является дли460

на безадресной команды, т.е. просто КОП. Именно такие команды оказываются возможными при стековой организации памяти, т.к. при правильном расположении операндов в стеке достаточно последовательно их извлекать и выполнять над ними соответствующие операции. Магазинная память оказывается весьма эффективной при обработке вложенных структур данных, при проведении вычислений, в частности, она тесно связана с рекурсивными вычислениями. Если стек (магазин) организован так, что вставки и удаления элементов памяти можно делать на обоих концах списка, то это — очередь с двумя концами, или двухсторонняя очередь. Использование внешних ЗУ (ВЗУ) не исключает стековой организации памяти и может значительно увеличить эффективность работы вычислительной системы. При стековой организации памяти не только рационально используется использу ется объем ВЗУ ВЗУ,, но и ускоряется вычислительный процесс. Ассоциативная память В памяти этого типа безадресной памяти поиск информации происходит не по адресу адресу,, а по ее содержанию. Под содержанием информации в данном случае понимается не смысловая нагрузка лежащего на хранении в ячейке памяти слова, а содержание ЗЭ ячейки памяти, т.е. побитовый состав записанного двоичного слова. При этом ассоциативный запрос (признак) также представляет собой двоичный код с определенным побитовым составом. Поиск по ассоциативному признаку происходит параллельно во времени для всех ячеек запоминающего массива (ЗМ) ОЗУ и представляет собой операцию сравнения содержимого разрядов регистра признака с содержимым соответствующих разрядов ячеек памяти. Для организации такого поиска все ЗЭ ЗМ снабжены однобитовыми процессорами, поэтому в ряде случаев память такого типа рассматривают как многопроцессорную систему систему.. Полностью ассоциативная память большого объема является очень дорогостоящим устройством, поэтому для ее удешевления уменьшают число однобитовых процессоров до одного на ячейку памяти. В этом случае сравнение ассоциативного запроса с содержимым ячеек памяти выполняется последовательно для отдельных разрядов, параллельно во времени для всех ячеек ЗМ. 461

В настоящее время ассоциативные запоминающие устройства (АЗУ) в основном используются как вспомогательные устройства в некоторых вычислительных системах и позволяют повысить их производительность, обеспечивая процессору более простой доступ к операндам. Для реализации АЗУ необходимы ЗЭ, допу допускающие скающие считывание без разрушения записанной в них информации (неразрушающее считывание). Это связано с тем, что при ассоциативном поиске считывание производится по всему ЗМ для всех незамаскированных разрядов и негде сохранять временно разрушаемую считыванием информацию. Такими ЗЭ могут быть триггеры на МОП-, МДПтранзисторах и на биполярных транзисторах. Посредством операции контроля ассоциации можно, не считывая слова из памяти, определить по содержимому регистра совпадения, сколько в памяти слов, удовлетворяющих ассоциативному признаку,, например, реализовывать запросы типа: сколько студенпризнаку тов в группе имеют отличную оценку по данной дисциплине. При использовании соответствующих комбинационных схем в АЗУ могут выполняться достаточно сложные логические операции, такие как поиск большего (меньшего) числа, поиск слов, заключенных в определенных границах, поиск максимального (минимального) числа и др. АЗУ могут решать задачи, связанные с обработкой больших массивов информации: накопления, отбора, сортировки и статистического анализа экономической и измерительной информации, динамического программирования, распознавания образов, преобразования кодов, контроля и коррекции ошибок. АЗУ входят в состав специализированных ЭВМ, предназначенных для поиска и упорядочения вывода информации; в универсальных ЭВМ в качестве сверхоперативного ЗУ (СОЗУ), позволяющих значительно ускорять процесс обработки информации. Ассоциативное ЗУ может применяться для хранения страничной таблицы виртуальной памяти. виртуальная память Виртуальная память (от англ. virtual memory) — метод управления памятью, позволяющий выполнять программы, требующие больше оперативной памяти, чем имеется в системе, путем автомати462

ческого перемещения частей программы между основной памятью и вторичным хранилищем памяти, например, внешняя память. Для выполняющейся программы данный метод полностью прозрачен и не требу требует ет дополнительных усилий со стороны программиста, однако, реализация этого метода требу требует ет как аппаратной поддержки, так и поддержки со стороны операционной системы. Физическая память современных вычислительных машин и систем имеет иерархическую многоуровневую структуру структуру.. Чем выше уровень, тем больше быстродействие соответствующей памяти, но меньше ее емкость. К верхнему уровню относятся ЗУ ЗУ,, с которыми процессор непосредственно взаимодейству взаимодействует ет в процессе выполнения программы. Это оперативная память, относящаяся к наиболее дефицитным ресурсам в вычислительных системах, которыми надо пользоваться экономно и эффективно. Быстродействие ОЗУ оказывается недостаточным для обеспечения требований, предъявляемых к скорости работы систем средней и высокой производительности. Поэтому в состав процессора включают бу буферную ферную сверхоперативную память небольшого объема и повышенного быстродействия (СОЗУ), хранящую команды и данные, относящиеся к обрабатываемому участку программы. Проблема усложняется при переходе к системам с распределением времени (муль мультипрограммным типрограммным системам), т.к. в них ОЗУ одновременно используется несколькими программами. В таких системах необходимо исключить несанкционированное воздействие одних программ на другие, т.е. предотвратить или ограничить обращения одной программы к областям памяти, используемым использу емым другими программами. Это достигается посредством механизма защиты памяти. Эффективное распределение ресурса памяти между программами не может быть статическим, т.е. невозможно провести распределение ресурса предварительно, до пуска программы, т.к. в процессе обработки данных по программам потребности в ресурсах памяти отдельных программ изменяются, что заранее не может быть учтено. Необходимо распределять память между программами непосредственно в ходе вычислительного процесса, т.е. осуществлять динамическое распределение памяти. При этом должна обеспечиваться независимость работы нескольких программистов над своими программами, подлежащими муль мультипрограммной типрограммной обработке. 463

Динамическое распределение памяти не должно приводить к дроблению ее свободного пространства, называемого фрагментацией памяти, т.е. делением памяти, затрудняющим его использование. Это достигается на основе одноуровневой виртуальной памяти, допу допускающей скающей адресацию на все адресное пространство, размер которого определяется полем адресного кода команды. Гибкое динамическое распределение памяти муль мультипрограммной типрограммной системой, устранение фрагментации памяти и удобство для работы программистов достигаются при организации памяти вычислительной системы в виртуальную память. В виртуальной памяти все рабочее адресное пространство системы разбито на две части, соответствующие аппаратуре внутренней памяти и более дешевой внешней памяти, а именно на быстродействующую память и медленную внешнюю память. Термин «виртуальная память» ввел в 1968 г. американский исследователь Питер Деннин. Необходимость создания виртуальной памяти была обу обусловлена словлена двумя причинами: необходимостью запуска задач, требующих для своей обработки большого объема оперативной памяти, иногда превышающего размер физической памяти. Без механизма реализации виртуальной памяти решение таких задач невозможно. Второй причиной явилась необходимость надежной изоляции адресных пространств, выполняемых в режиме мультипрограммирования задач в целях защиты самой операционной системы и удешевления разработки программного обеспечения. Позже в подтверждение необходимости создания виртуальной памяти было показано, что если при постановке задачи заранее оговаривается адресное пространство, в котором должно выполняться задание, то это вызывает резкое повышение стоимости программирования. Эти проблемы могли бы решаться применением ОЗУ чрезвычайно больших размеров, но такой подход экономически не выгоден. Другой подход заключается в использовании операционной системы, которая создает иллюзию чрезвычайно большой оперативной памяти. Поскольку это только иллюзия, такая память называется «виртуальной», кажущейся. Существуют два основных способа управления виртуальной памятью: управление страничной памятью по запросам и управление сегментной памятью. 464

При страничной организации все адресное пространство делится на страницы, т.е. на установленные «порции» информации для обмена данными между памятью и устройствами передачи данных в системе со страничным обменом. Количество слов или байтов в странице жестко регламентировано для конкретной системы и почти всегда кратно двум. Обычно страница содержит 4К данных. Термин «страница» является синонимом термина страничный «блок», но второй чаще используется, когда речь идет о копии страницы, которая имеется в бу буфере фере устройства передачи данных. Сегментное распределение обеспечивает большее удобство при программировании и повышение эффективности использования памяти особенно в случае программ, состоящих из нескольких массивов — подпрограмм, одной или нескольких секций данных. Сегмент определяется как логическая группа информации, такая как программа, массив или область данных. При сегментной организации виртуальной памяти удается устранить фрагментацию путем сдвига сегментов в памяти и объединения в одну свободную область фрагментов свободной основной памяти. Возникает также возможность динамического расширения сегментов и автоматического контроля их границ, а также динамического связывания (установления связей между сегментами программы) и загрузки. Сегментное распределение также облегчает совместное использование сегментов области данных и процедур и дает возможность контролируемого лиру емого доступа. Страничная и сегментная организация памяти в логическом отношении тесно связаны друг с другом и похожи по реализации, но достигаемые с их помощью цели различны. Целью страничной организации является улучшение использования памяти и уменьшение объема пересылок информации между оперативной и внешней памятью. Пользователь, вообще говоря, может не знать о существовании в машине страничной организации памяти. Целью сегментной организации является создание удобств для пользователя, однако, он должен не только знать о существовании сегментов, но и отмечать каждую независимую часть программы присвоением соответствующего номера сегмента. Сегментно-страничный способ объединяет в себе оба рассмотренные способа организации виртуальной памяти. Сегмент пред465

ставляется не как нечто единое целое и непрерывное, а как совокупность страниц. В этом случае разрешаются проблемы перекомпоновки, управления внешней памятью и устраняются ограничения на размер сегмента. вопросы и задания для самоконтроля 1. Опишите общие принципы организации безадресной и виртуальной памяти. 2. Какие виды безадресных ЗУ вы знаете? 3. В чем состоит принцип обращения к данным в безадресных ЗУ? 4. Перечислите основные понятия о стековых (магазинных) и ассоциативных ЗУ ЗУ.. 5. Перечислите принципы организации стековой памяти типа LIFO и FIF FIFO. O. 6. Каковы структура и динамика организации безадресной магазинной памяти? 7. Каковы структура и динамика организации безадресной стековой памяти? 8. В чем состоит понятие о ассоциативной памяти? 9. В чем состоит понятие о виртуальной памяти? 10. Перечислите способы управления виртуальной памятью. 11. Какова структура виртуальной памяти?

Глава 10. АНАЛОГО-ЦИФРОВЫЕ И ЦИФРО-АНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ

10.1. Общ Общие ие сведен сведения ия Интенсивное внедрение вычислительной техники в производственные процессы, связанные как с управлением объектами, так и с контролем, не только исполнения команд управления, но контроля статических и динамических параметров объектов, выдвигает на первый план проблему связи с объектами, параметры которых в большинстве случаев характеризуются непрерывными функциями времени. Основными элементами контроля параметров, представленных непрерывными функциями времени, т.е. параметры, изменяющиеся непрерывно в произвдственном процессе, являются различного рода датчики, большинство из которых, как и исполнительные устройства, управляющие объектами, в автоматиче ских систем, работают с аналоговыми сигналами. Поскольку прием, обработка и выдача информации в вычислительных системах происходит в цифровой форме, а для отдельных исполнительных устройств необходима информация в аналоговой форме, то возникает необходимость создания устройств, осуществляющих преобразования информации. Для ввода аналоговых сигналов в вычислительных системах такие сигналы необходимо преобразовать в цифровую форму форму,, т.е. дискретизироватъ по уровню и во времени, и эту задачу решают аналого-цифровые преобразователи (АЦП). Обратную задачу задачу,, т.е. превращение квантованного (цифрового) сигнала в непрерывный, решают цифро-аналоговые преобразователи (ЦАП). АЦП и ЦАП являются основными устройствами ввода-вывода информации в цифровых системах, предназначенных для обработки аналоговой информации или управления каким-либо технологическим процессом. 467

Важнейшие характеристики АЦП и ЦАП: 1. Вид аналоговой величины, являющейся входной для АЦП и выходной для ЦАП (напряжение, ток, временной интервал, фаза, частота, угловое и линейное перемещение, освещенность, давление, температура и т.п.). Наибольшее распространение получили преобразователи, в которых входной (выходной) аналоговой величиной является напряжение, т.к. большинство аналоговых величин сравнительно легко преобразуются в напряжение. 2. Разрешающая способность и точность преобразования (разрешающая способность определяется количеством двоичных разрядов кода или возможным количеством уровней аналогового сигнала, точность определяется наибольшим значением отклонения аналогового сигнала от цифрового и наоборот). 3. Быстродействие, определяемое интервалом времени от момента подачи сигнала опроса (запу запуска) ска) до момента достижения выходным сигналом установившегося значения (единицы микросекунд, десятки наносекунд). Время преобразования АЦП — время от начала преобразования до появления на выходе устойчивого кода. Для одних типов АЦП эта величина является переменной, для других — примерно постоянной. Время установления ЦАП — интервал времени от момента скачкообразного заданного изменения кода на входе до момента установления выходного сигнала в заданных пределах. Значение времени установления увеличивается с возрастанием разности последовательно преобразу преобразуемых емых кодовых слов и уменьшением погрешности установления выходного сигнала ЦАП. В любом преобразователе выделяют цифровую и аналоговую части. В цифровой производятся кодирование и декодирование цифровых сигналов, их запоминание, счет счет,, цифровое компарирование (сравнение), выработка логических сигналов управления. Для этого используют: дешифра торы, муль мультиплексоры, типлексоры, регистры, счетчики, цифровые компараторы, логические элементы. В аналоговой части преобразователя производятся операции: усиления, сравнения, коммутации, сложения и вычитания аналоговых сигналов. Для этого используются аналоговые элементы: ОУ, аналоговые компараторы, ключи и коммутаторы, резистивные матрицы и т.д. 468

Преобразователи выполняются в виде цифровых и аналоговых ИМС или БИС. Классификация цаП и ацП. В основу классификации ЦАП и АЦП могут быть положены различные критерии и признаки. Поэтому существуют классификации преобразователей по принципу действия, по роду входного сигнала АЦП, по виду входного кода для ЦАП, быстродействию, конструктивно-технологическому исполнению: ‒ по принципу действия цифро-аналоговые преобразователи с непосредственным преобразованием — аналоговый выходной сигнал получают непосрественно, преобразу преобразуя я цифровой код; ЦАП с непосредственным преобразованием в зависимости от алгоритма обработки разрядов входного кода можно разделить на параллельные и последовательные. Подавляющее большинство серийно выпу выпускаемых скаемых ЦАП в настоящее время — параллельного действия, в которых входной код — параллельный, и преобразование всех разрядов исходного кода происходит одновременно. При этом выходной сигнал формируется, используя пользу я принципы суммирования или деления зарядов (q), напряжений (U) или токов (I), пропорциональных значениям разрядных коэффициентов этого кода с помощью резистивных схем и переключателей токов и напряжений. В последовательных ЦАП входной код — последовательный и преобразование исходного кода в аналоговый сигнал выполняется последовательно разряд за разрядом. Существуют последовательно-параллельные ЦАП, основанные на сочетании принципов параллельного и последовательного преобразований. с промежуточным преобразованием — аналоговый выходной сигнал получают из некоторой вспомогательной переменной (физической величины), как промежуточного значения, полученного из исходного кода. аналого-цифровые преобразователи последовательные — цифровой выходной код, полученный при преобразование аналогового сигнала, выдается последовательно поразрядно; 469

Последовательные АЦП имеют несколько разновидностей в зависимости от способа приближения квантованной величины к преобразу преобразуемой емой величине: последовательные счета — прямого преобразования, с поразрядным уравновешиванием, последовательно приближая по шагам, т.е. ступенчато, код к измеряемому напряжению, с промежуточным преобразованием входного аналогового сигнала. параллельные — цифровой выходной код, полученный при преобразование аналогового сигнала, выдается параллельно, т.е. одновременно все разряды; В параллельных АЦП квантование входного сигнала осуществляется с помощью набора сравнивающих устройств (компараторов), включенных параллельно источнику сигнала. В каждом компараторе он сравнивается с опорным сигналом, снимаемым с узлов резистивного делителя. Выходные сигналы компараторов кодируются набором логических схем, вырабатывающих выходной параллельный двоичный код. последовательно-параллельные АЦП по существу являются комбинированными преобразователями, которые представляют определенный компромисс между громоздкостью параллельных и недостаточным быстродействием последовательных АЦП. ‒ по динамическим характеристикам — сверхскоростные, высокоскоростные, скоростные, среднескоростные, медленные преобразователи; ‒ по конструктивному признаку — модульные, гибридные и монолитные. Модульные представляют собой сборки дискретных компонентов и индивидуальных микросхем в индивидуальных корпу корпусах. сах. Гибридные преобразователи содержат интегральные микросхемы и тонкопленочные компоненты, которые соединяются на керамической подложке с помощью проводов и соединительных шин, полученных металлизацией. Эта технология позволяет объединить в одном корпу корпусе се микросхемы различных типов. В монолитных интегральных ЦАП и АЦП активные и пассивные компоненты этих схем формируются в тонком слое кремниевой пластины различными способами полупроводниковой технологии. 470

Вопросы и задания для самоконтроля 1. В чем заключается основное назначение АЦП и ЦАП в устройствах обработки числовой информации? 2. Какие важнейшие характеристики АЦП и ЦАП вы знаете? 3. Перечислите основные критерии и признаки классификации ЦАП и АЦП.

10.2. Циф Цифроро-анало аналоговы говые е преоб преобраз разов оват атели ели инфо информации рмации Цифро-аналоговые преобразователи (DA DAC C — Digital to Analog Converter) — электронные устрой стройства, ства, предназначенные для преобразо вания цифровых электрических сигналов, представленных в двоичном или двоично-десятичном ко коде, де, в элек электри трическ ческое ое нап напря ряжение или ток как сигнал аналогового вида, значение которого пропорционально цифровому сигналу сигналу,, т.е. преобразование двоичного и двоично-десятичного кода в аналоговый сигнал. Преобразователи такого рода применяют в тех случаях, когда необходимо с помощью цифровой информации, выдаваемой вычислительной системой, управлять аналоговым сигналом устройствами, которыми управление цифровым кодом невозможно, например, схемы управления электродвигателем, пу пусковые сковые устройства высокого напряжения, усилители звука, аудиокодеки, обработка видео, устройства отображения, системы распознавания данных, калибровка датчиков и других измерительных устройств, цифровые потенциометры и т.д. Также цифро-аналоговые преобразователи применяются как составная часть АЦП. Принцип работы ЦАП заключается в суммировании аналоговых сигналов (ток или напряжение). Суммирование производится с коэффициентами, равными нулю или единице в зависимости от значения соответствующего разряда кода. Выходной сигнал ЦАП может иметь форму тока, напряжения или заряда. Преобразователи с токовым выходом используются в основном в прецизионных и высокочастотных схемах. Большинство схем ЦАП основано на суммировании токов, сила каждого из которых пропорциональна весу цифрового разряда, причем суммироваться должны токи разрядов, на входах которых стоит «1». Для построения ЦАП могут быть применены 2 вида схем: 471

‒ основанные на двоично-взвешенных резисторах на входе операционного усилителя (ОУ); ‒ основанные на матрице резисторов R-2R R-2R.. Роль ЦАП в принципе может выполнять суммирующий усилитель, построенный на операционном усилителе (ОУ) по схеме инвертирующего сумматора (рис. 10.1), напряжение на выходах которого является суммой напряжений, имеющих определенный «вес». Число входов, а следовательно, и составляющих выходного напряжения сумматора определяется количествм разрядов преобразуемого двоичного кода. «Вес» i-го разряда в выходном напряжении в 2 раза больше, чем вес (i‒1)1)-го. го. Для получения составляющих выходного напряжения, отличающихся по «весу» в 2 раза, сопротивления резисторов во входных цепях выбирают следующим образом. Пу Пусть сть к резистору R1 (см. рис. 10.1) подключена шина второго (старшего) разряда трехразрядного кода ( U 2 ), тогда сопротивление резистора R2, подключенного к шине первого разряда U ( 1 ), выбираем в 2 раза большим (R2=2R1), а резистора R3, подключенного к шине нулевого (младшего) разряда ( U 0 ), — в 4 раза (R3=4R1). При таком выборе сопротивлений резисторов во входных цепях сумматора его выходное напряжение, как резуль результат тат действия, на1 1 пример, когда сигнал лог лог..1 на всех трех входах U ( U 0 = U 11 = U 12 =U 1), что соответству соответствует ет двоичному коду 111 2=7 10, будет равно: R ОС 1 R ОС 1 R ОС 11 R ОС R ОС 11 RОС + U 0++ U1 U 2= − U U += U R11 R2 R3 R 2R1 4R1 R 1 1 R = − ОС U 1 1++ = − ОС U 1()×+ 14 ×+ 12 × 11 . R1 24 4R1 Если на входы сумматора подать двоичный код 100 2=4 10 (на входах, соответствующих нулевому и первому разряжам, лог лог.. 0), то выходное напряжение можно записать как: U ВЫХ = −

U ВЫХ = −

RОС 1 × + ×+× U ()14 02 01 . 4R1

Таким образом, рассматривая выражение в скобках, видно, что выражение представляет развернутую форму записи двоичного числа, по формуле разложения двоичного числа при переходе в деся472

Р ис. 10. 10.1. 1. С хем хема а Ц А П на осн основе ове су сум м м и ру рующ ющего его уси усил л и т ел еля я на ОУ, как сх схем ема а с вз взве веше шенными нными ре рези зисто сторами рами

тичную систему систему,, как сумма весовых соотношений, где множители 1 и 0 перед каждым слагаемым суммы указывают на значение разряда двоичного числа: 1×4+1×2+1×1=1×22+1×21+1×20=4+2+1=7; 1×4+0×2+0×1=1×22+0×21+0×20=4+0+0=4. Выражение за скобкой является масштабным коэффициентом, который, в зависимости от коэффициента пропорциональности, определяет масштаб преобразу преобразуемого емого цифрового сигнала, как двоичного кода. Коэффициент пропорциональности зависит от количества разрядов двоичного кода и определяется по формуле: k ==2−−()n 1

1 ()n− 1

,

2 где n-количество разрядов двоичного кода, и для 33-разрядного разрядного кода (n=2) равен 4, что можно проверить: 11 1 == () 12 == 4 4. 22 2 Тогда в общем виде для n-разрядного двоичного кода выходное напряжение ЦАП можно записать в виде: kk=

()n−− 13

1 UR n−11 0 n− 2 ОС −−()n 1 ААn ×+22 ×+ ... + АА ×21 +22 × . 2 n− 1 () R n− 1 Схема ЦАП, в основе которой используется схема суммирующего операционного усилителя (ОУ), представляет вариант ЦАП, построеного на основе матрицы с весовыми двоично-взвешенными

U ВЫХ = −

473

резисторами и работающего по принципу суммирования входных токов. Величина входных токов, которая должна соответствовать весовому соотношению разрядов двоичного кода, определяется сопротивлениями во входных цепях. Если на входе будет присутствовать лог..1, то она будет преобразована в ток, соответствующий двоичнолог му разряду при помощи входного резистора. Суммиру Суммируемые емые в соответствии с первым законом Кирхгофа токи поступают на инвертирующий вход ОУ, который как нагрузка на выходе матрицы, выполняя функцию преобразования тока в напряжение, выдает аналоговое напряжение, эквивалентное цифровому двоичному коду на входе. На схеме, приведенной на рис. 10.1, потенциал второго вывода входных резисторов равен нулю, что обеспечивается параллельной отрицательной обратной связью, которая уменьшает входное сопротивление ОУ. Коэффициент передачи обратной связи выбирается при помощи резистора R ОС , включенного с выхода на вход ОС операционного усилителя. Если требуется единичный коэффициент передачи, то сопротивление резистора ОС R должно быть равно сопротивлению всех параллельно включенных резисторов, подключенных к инвертирующему входу ОУ, что равно 0,5R1. Для уменьшения влияния входных токов реального операционного усилителя между его неинвертирующим входом и общим проводом включается резистор R4 (см. рис. 10.1), сопротивление которого равно сопротивлению параллельно включенных резисторов на входе ОУ и сопротивления резистра обратной связиОСR, что соответствует ответству ет R4=0,25R1. Стабильность входных сигналов, представляющих двоичный код на резисторных входах ОУ, во многом определяет линейность аналогового выходного сигнала. В соответствии с тем, что цифровой код можно получить с любого цифрового устройства, которое работает с таким кодом, стабильность параметров входных сигналов, представленных напряжением или током, определяется стабильностью напряжения питания этих цифровых устройств. Так, например, если источником входного кода является параллельный регистр, то стабильность выходного тока и напряжения, как аналогового сигнала на выходе ОУ, обеспечивается стабильностью напряжения питания регистра. Однако обычно напряжение питания цифровых микро474

схем сильно зашумлено и, соответственно, этот шум будет присутствовать и в выходном аналговом сигнале. В многоразрядном цифро-аналоговом преобразователе это нежелательно, поэтому двоичный код нельзя непосредственно подавать с цифровых микросхем, а также необходимо исключить связь по источникам питания схем. Разделение по входным цепям выполнено с применением электронных ключей, через которые разряды кодового слова, представленные потенциалом лог лог.. 0 или лог лог.. 1, передаются на резисторную матрицу,, а для разделения цифровой части схемы от аналоговой по питатрицу нию электронные ключи и матрица запитываются от высокостабильного малошумящего источника опорного напряжения (ИО ИОН) Н). Электронные ключи в ЦАП — это элементы, которые под действием управляющих сигналов лог лог.. 0 или лог лог.. 1, поступающих с цифровых устройств, выполняют бесконтактное соединение выходов матрицы, формирующей токи в соответствии с весовым соотношением разрядов двоичного кода, с входом суммирующего ОУ. Электронные ключи могут быть выполнены как на биполярных транзисторах, так и на МОП-транзисторах, обеспечивая главные критерии — низкое сопротивление ключа и высокое быстродействие при переходе из открытого состояния в закрытое, и наоборот наоборот.. Примеры построения схем ЦАП с взвешенными резисторами, включение которых выполнено через ключевые транзисторы, и суммиру суммируемые емые токи, пропорциональные весу разрядов кода, формируются на основе источника опорного напряжения, приведены на рис. 10.2. Принцип преобразования трехразрядного цифрового кода в аналоговый сигнал в схемах на рис. 10.2 заключается в том, что по сигналу высокого уровня — лог лог..1, что соответствует в положительной логике положительному потенциалу потенциалу,, поступающему на ключевой транзистор — затвор МОП-транзистора (рис. 10.2 а) и базу p-n-p транзистора (рис. 10.2 б), ключевой транзистор открывается и через него от источника опорного напряжения протекает ток, калиброванный в соответствии с величиной сопротивления резисторов матрицы (R1 или R2 или R3) в данной цепи. В резуль результате тате протекания тока во входной цепи ОУ, на инвертирующем входе возрастает положительный потенциал в эквивалентном соотношении в соответствии с двоичным кодом, что определяется резисторами матрицы. Установившийся в соответствии с весовым соотношение потенциал на входе 475

а

б Рисс. 10. Ри 0.2. 2. Сх Схемы емы ЦАП с вз взве веше шенными нными ре рези зистор сторами, ами, включ енными чере ерезз к л юч ючевые евые т р ан анзист зисторы, оры, и ис исто точн чни и ком опорног опорного о н ап апря ряжени жени я: а — на МО МОП П-тра транзисторах; нзисторах; б — н а би бипо пол л я рн рны ы х т р ан анзис зистт ор ора ах

ОУ услиливается и преобразу преобразуется ется в напряжение на выходе ОУ как аналоговый сигнал, эквивалентный входному двоичному коду коду.. Таким образом, выходное напряжение с регистра, с которого поступает код, непосредственно не участвуют в формировании выходного напряжения ЦАП, а используются лишь для управления состоянием ключей. Приведенная на рис. 10.2 схема ЦАП имеет по крайней мере два недостатка. Во-первых, к резисторам старших разрядов предъявляются жесткие требования по точности и стабильности, т.к. отклонение проводимости резистора старшего разряда (R1 в схеме на рис. 10.2) от номинального значения не должно превышать проводимости резистора младшего разряд (R3 в схеме на рис. 10.2). Если это условие не выполняется, то разброс тока старшего разряда окажется больше значения тока младшего разряда, и ЦАП не будет вы476

полнять свою функцию. Во-вторых, нагрузка источника UОП изменяется в зависимости от положения ключей, что требу требует ет применения источника с малым внутренним сопротивлением для ослабления влияния сопротивления ключей в зависимости от их положения — открыты/закрыты на U ОП. Таким образом, при построении многоразрядных цифро-аналоговых преобразователей еще острее встает проблема о необходимости изготовления резисторов старших разрядов с высокой точностью. При увеличении числа разрядов, увеличивается не только число рези сторов, как генераторов тока в соответствии с весовым соотношением, но и резко возрастает отличие резисторов по номиналу номиналу,, достигая разницы в 1000 раз, что создает сложности точного изготовления резисторов с таким разбросом значений, особенно в ИМС, а даже незначительные неточности в номиналах резисторов снижают точность преобразования. Раньше это достигалось лазерной подгонкой резисторов. В настоящее время в качестве источников тока обычно используются не резисторы, а генераторы тока на полевых транзисторах. Применение полевых транзисторов позволяет значительно сократить размеры кристалла ЦАП. При этом для увеличения тока транзисторы соединяют параллельно, что позволяет добиться высокой точности соответствия токов весовому соотношению разрядов двоичного кода. Высокая скорость преобразования достигается при малом сопротивлении нагрузки. Рассматривая общий принцип построения схемы ЦАП, необходимо учитывать, что работа любой электронной схемы, в том числе и точность преобразования цифрового сигнала в аналоговый, во многом зависит от стабильности напряжения питания схемы, которое в данном случае рассматривается как опорное напряжение. Для этого наиболее часто применяют генераторы стабильного тока (ГСТ) на транзисторах и резисторные матрицы, в которых функцию резисторов выполняют транзисторы МОП-структуры. Транзисторные генераторы тока используют свойство транзисторов, работающих в активном (биполярный транзистор), либо насыщенном (полевой МОП-транзистор) режимах работы, формировать ток, пропорциональный величине управляющего сигнала. На рис. 10.3 приведен пример реализации данного метода с использованием полевых МОП-транзисторов. КМОП пара 477

Р ис. 10.3. Схем хема а Ц А П на двои оич ч но но--взв звеше ешен нны х рез езис исттор ора ах с су мми ров ова анием токов, с мат атри рицей цей и ГС ГСТ Т, по посстроен енн н ыми на т ра ран нзи зист стор ора ах МО МОПП-ст стру рукк т уры

транзисторов VT VT1 1 и VT VT2, 2, работающих в насыщенном режиме ( UU ), формиру формирует ет на затворах транзиUU СИ => ЗИ СИ.НАС = ЗИ− UЗИ ПО ПОР Р сторов VT VT3, 3, VT VT5, 5, VT VT6, 6, VT VT8 8÷VT VT11 11 постоянное стабильное напряжение UЭТ, т.е. комплементарная пара является стабилизатором напряжения. Транзисторы VT VT3, 3, VT VT5, 5, VT VT6, 6, VT VT8 8÷VT VT11 11 распределены по 33-м м группам, каждая из которых образу образует ет эквивалент пассивного резистора, как активный резистор на основе МОП-транзистора, определяющего силу тока, в зависимости от весового соотношения разряда двоичного кода. Транзистор VT VT3 3 определяет сопротивление 00-го го разряда, два параллельно включенных транзистора VT5 VT 5 и VT VT6 6 — 11-го го разряда, четыре параллельно включенных транзистора VT VT8 8÷VT VT11 11 — 22-го го разряда (старшего). В качестве элемента, определяющего резистор, рассматривается сопротивление р-канала МОП-транзистора. Таким образом, поскольку сопротивление каналов в МОП-транзисторах одного типа практически одинаково, то, включая параллельно 2 транзистора, общее сопротивление уменьшается в 2 раза, а при включении 44-хх параллельных транзисторов общее сопротивление уменьшается в 44-е е раза. Так как транзисторы, заменяющие пассивные резисторы, работают в насыщенном режиме, то их токи стока пропорциональны этому напряжению, т.е. совместное действие стабилизатора напряжения на транзисторах VT VT1 1 и VT VT2 2 и активных резисторов, построенных на транзисторах МОП-структуры, представляют ГСТ ГСТ.. 478

Ключи VT VT4, 4, VT VT7 7 и VT VT12 12 управляются разрядами входного кода. При замыкании ключа VT VT4 4 (разрядный коэффициент равен лог лог.. 1) по эталонному резистору R VT3. 3. При ЭТ протекает ток транзистора VT замыкании VT VT7 7 через RЭТ протекает ток транзисторов VT VT5 5 и VT VT6, 6, в два раза превышающий ток ключа VT VT4. 4. При замыкании VT VT12 12 ток RЭТ возрастает в 4 раза. Таким образом, падение напряжения на резисторе RЭТ пропорционально входному коду А2А 1А 0, который при значении разряда, равном лог лог.. 1, открывает соответствующие транзисторы (сигналы АА 21 А 0 ). Увеличение числа разрядов ЦАП ведет к значительному усложнению схемы. Поэтому в многоразрядных ЦАП для создания токов, пропорциональных весовым коэффициентам двоичного кода, чаще используют матрицы резисторов и генератор стабильного напряжения. Цифро-аналоговый преобразователь на двоично-взвешенных резисторах достаточно простой для понимания принципов работы на основе суммирования токов, но, однако, обладает рядом недостатков, некоторые из которые были уже рассмотрены ранее. Например, высокоомные резисторы, которые, ко всем прочим недостаткам, еще и занимают огромную площадь на кристалле микросхемы, что значительно усложняет не только создание ИМС, но и увеличивает потребляемую мощность. Также недостатком является влияние паразитных емкостей схемы на точность и быстродействие ЦАП. Особенно это проявляется при больших разрядностях ЦАП, когда приходится применять высокоомные резисторы, что приводит к большому времени заряда и разряда паразитной емкости микросхемы, а это ограничивает ее быстродействие. Все эти недостатки привели к поиску другого схемотехнического решения цифро-аналогового преобразователя. Таким решением стало применение матрицы RR-2R, 2R, в которой используются резисторы только двух кратных номиналов R и 2R. Принцип формирования опорных напряжений в узлах матрицы RR-2R 2R приведен на рис. 10.4. Принцип функционирования схемы ЦАП, построенной на матрице типа RR-2R 2R (рис. 10.4 а), основан на свойстве резистивного делителя RR-2R 2R сохранять постоянное сопротивление нагрузки для источника опорного напряжения (U ОП) при замыкании электрон479

а

б

в

г

д

е

ж

з и

Рисс. 10. Ри 0.4 4. Пр Принцип инцип фо формиро рмиро вания опо пор рных нап напряж ряжений ений в узл узла ах матт ри ма рицы цы R-2R (на поз позиц ици и я х о т а до з пок пока а за зан н п р оце оцесс сс све свер р ты тыв в а ни ния я схе схемы мы резист рези стор орной ной матрицы, сп способом особом п реобр азовани я посл последо едовательновательнопарал лельны х – смешанны х соединений резисторов ) 480

ных ключей, управляемых преобразу преобразуемым емым двоичным кодом. Такое свойство матрицы типа RR-2R 2R устраняет один из недостатков схемы ЦАП с матрицей на двоично-взвешенных резисторах. Свойство матрицы типа RR-2R 2R сохранять общее сопротивление матрицы независимо от преобразумого кода вытекает из того, что для любого разрядного узла (точки 0А , А1, А2 … Аn и т.д.) комплексное сопротивление в узлах, относительно корпуса, постоянно и равно R. В соответствии с этим, матрицу типа RR-2R 2R называют матрицей постоянного импеданса, рассматривая толкование импеданс — от англ. impedance, от лат лат.. Impedio — препятствую (комплексное сопротивление), аналог электрического сопротивления для гармоничических процессов. Рассмотрим этот механизм расчета в начале для отдельных участков матрицы типа RR-2R 2R на рис. 10.4 а. В конце резистивной цепочки матрицы находятся два резистора с сопротивлением 2R (отмечены на рис. 10.4 а пунктирным контуром), которые одним концом соединены друг с другом, а другие концы присоединены к корпусу схемы (⊥), т.е. резисторы соединены параллельно. В резуль результатате их общее сопротивление резисторов с номиналом 2R равно R (R= 2R

R

2R 2R 4R R ), и схема после такого преобразования по== 2R+2R 4R

казана на рис. 10.4 б. Теперь рассмотрим последовательное соединение (отмечено на рис. 10.4 б пунктирным контуром) резистора R и резистора, полученного при параллельном соединении двух резисторов 2R, сопротивление которого также равно R. Общее сопротивление двух последовательно соединенных резисторов будет равно 2R (RR+R =R+R= R+R=2R), 2R), и схема после такого преобразования показана на рис. 10.4 в. Дальнейшие преобразование матрицы и механизм расчета, представленные на рис. 10.4 г–з, в совокупности с рассмотренными выше, доказывают доказывают,, что комплексное сопротивление в разрядных узлах А0, А1, А2 и А3 и общее сопротивления матрицы типа RR-2R, 2R, вычисленные относительно корпу корпуса са схемы (⊥), равны R. Рассматривая теперь эквиваленты схемы матрицы типа RR-2R 2R на рис. 10.4, можно сделать вывод о величине напряжения в разрядных узлах матрицы и токе на участках матрицы: 481

‒ разрядный узел А 3 — схема рис. 10.4 з, напряжение в узле равно напряжению источника питания, т.е. опорному напряжению ( UU ); AО = П В соответствии с тем, что общее (входное) сопротивление матрицы равно R, ток, втекающий в матрицу от источника опорног опорного о напряжения UОП (общий ток матрицы), всегда равен I=UОП /R. ‒ разрядный узел А 2 — схема рис. 10.4 е, напряжение в узле равно 1/2 от напряжения источника питания, т.е. от опорного напряжения ( U A =1/2U ОП); Расчет напряжения в узле 2Аможно выполнить, рассматри вая числовое значение тока в ветви, равное 1/2 от общего тока (I) до узла А3, в соответствии с тем, что ток дел ели итс тся я в узл зле е3 на А две равные части, т.к. в узле А3 две параллельные ветви имеют одинаковое сопротивление. По числовому значению тока, равному 1/2I в ветви с узлом А2, определяем напряжение в узле через падение напряжения на резис резисторе торе R, включенному относительно узловой точки 2А и корпу корпусом сом (⊥):U A =1/2IR= R=1/2U 1/2U ОП . ‒ разрядный узел А 1 — схема рис. 10.4 г, напряжение в узле равно 1/4 от напряжения источника питания, т.е. от опорного напряжения ( U A =1/4U ОП); Расчет напряжения в узле 1Авыполняется аналогично расчету в узле А2, рассматривая числовое значение тока в ветви, равное 1/2 от тока в узл узле е А2, равного 1/2I, что, соответственно, составляет 1/4 от обшего тока I. По числовому значению тока, равному 1/4I в ветви с узлом А1, определяем напряжение в узле1А через падение напряжения жени я на рези резистор сторе е R, включенному относительно узловой точки1А и корпу корпусом сом (⊥):U A =1/4IR= R=1/4U 1/4U ОП . ‒ разрядный узел А 0 — схема рис. 10.4 б, напряжение в узле равно 1/8 от напряжения источника питания, т.е. от опорного напряжения ( U A =1/8U ОП); Расчет напряжения в узле 0Авыполняется аналогично расчету в узле А1, рассматривая числовое значение тока в ветви, равное 1/4 от тока в узл узле е А1, равного 1/4I, что, соответственно, составляет 1/8 от обшего тока I. По числовому значению тока, равному 1/8I в ветви с узлом А0, определяем напряжение в узле0А через падение напряжения жени я на рези резистор сторе е R, включенному относительно узловой точки0А и корпу корпусом сом (⊥):U A =1/8IR= R=1/8U 1/8U ОП . 3

2

2

1

1

0

0

482

Из выполненных расчетов (см. рис. 10.4) можно заметить, что потенциал, полученный от падения напряжения на разрядном резисторе R, относительно общей точки в каждой следующей из точек А0 … А3 в 2 раза больше, чем в предыдущей точке. К примеру примеру,, напряжение в точке А3 в 2 раза больше, чем в точке2,Аа в точке А2 в 2 раза больше, чем в точке А 2, и т.д. Таким образом, матрицы типа RR-2R 2R представляют собой цифро-управляемый резистивный делитель, который очень часто реализуется лизу ется в виде отдельной интегральной микросхемы, предназначенной для работы с ОУ, и имеет самостоятельное функциональное условно-графическое обозначение, которое для четырехразрядной матрицы показано на рис. 10.4 и. В центральном поле условно-графического обозначения знак «#/ #/^^» указывает на цифро-аналоговое преобразование, а знак «∑» на суммирование аналоговых значений. В условном графическом обозначении матрицы типа RR-2R 2R применены обозначения входов: 1, 2, 4, 8 — разрядные входы для управления ключами; U1 — подключение опорного напряжения; U2 — подключение элемента обратной связи с ОУ; 0U — подключение общей шины источника опорного напряжения — корпу корпусс (⊥); выход аналогового сигнала — S. В условном обозначении функциональных схем аналого-цифрового преобразования применяют символы Ù/#, а для схем цифро-аналогового преобразования символы #/Ù. Для подключения элементов матрицы типа RR-2R 2R к соответствующим входам ОУ используются транзисторные ключи, которые управляются двоичным кодом, поступающим с параллельного регистра или счетчика для преобразования в аналоговый сигнал. Вариант схемы ЦАП с суммированием напряжений приведен на рис. 10.5, где в качестве ключей, соединяющих выходы параллельного регистра со входами матрицы типа RR-2R, 2R, применяется каскодная схема, выполненная на биполярных транзисторах. Принципмальная схема электронных ключей на рис. 10.5 показана только на выходах Q0 и Q0 регистра — ключ Кл Кл0, 0, а для остальных выход регистра ключи (Кл Кл1, 1, Кл Кл2, 2, Кл Кл3) 3) показаны прямоугольниками, т.к. их схемы аналогичны. Ключевая схема, построенная на транзисторах VT1 VT 1 и VT VT2, 2, управляется напряжениями с выходов регистра, которые соответсвуют разрядам представленного в них двоичного кода. Каждый разряд кода представлен истинным и ложным значением, что 483

Рис. 10.5. Схем хемы ы Ц А П с ма маттрице цей й т ипа RR-2R 2R с су мми ров ова ание ием м нап ря ряжен жени ий и эле элект кт ро ронными нными к люч лючами ами на бипо ипол л ярных тран зи зистор стор ах

соответствует выходам, соответственно, Q Q соответствует и , на которых сигнал определяет состояние разрядного триггера в структуре регистра. Выход ключа подключается к цифро-управляемому резистивному делителю — матрице типа RR-2R. 2R. Допустим, Допу стим, что на инверсном выходе Q ( ) одного из разрядов регистра нулевой потенциал (лог лог.. 0) и транзистор VT VT2, 2, на базу которого этот потенциал поступает поступает,, закрыт закрыт.. На прямом выходе этого разряда регистра (Q) высокий потенциал (лог лог.. 1), который, поступая на вход транзистора VT VT1, 1, удерживает его в открытом состоянии. Через открытый транзистор VT VT1 1 в матрицу подается потенциал +ОП U , и, как результат резуль тат,, протекающий ток через один из резисторов с номиналом R2, формирует в соответствующем разрядном узле (А) напряжение, которое эквивалентно весовому соотношению разряда, представленного лог лог.. 1. Если на прямом выходе регистра (Q) лог лог.. 0, то закрыт транзистор VT VT1, 1, но открыт транзистор VT VT2, 2, через который низкий потенциал (⊥) поступает в матрицу матрицу,, в которой исключается формирование на соответствующем разрядном узле высокого потенциала, рассматривая это в данном разряде как лог лог.. 0 двоичного кода. 484

Таким образом, рассмотренная ключевая схема на транзисторах VT1 VT 1 и VT VT2, 2, исполняет роль двух ключей в одном разряде преобразователя, управление которой выполняет парафазным кодом, представляющим информацию с одного разряда регистра. Особенности этой схемы (см. рис. 10.5), называемой схемой с суммированием напряжений на резисторной матрице, состоит в том, что, во-первых, используются резисторы лишь с двумя значениями сопротивления (R и 2R) и, во-вторых, выходные напряжения триггеров регистра, как источников информации в виде двоичного кода, непосредственно не участвуют в формировании выходного напряжения ЦАП, а используются лишь для управления состоянием ключей, т.е. устранены отмеченные выше недостатки схем ЦАП с взвешенными резисторами (см. рис. 10.1). Рассмотрим подробнее работу такого преобразователя. В каждом разряде имеется два ключа, через один из них в резисторную матрицу подается потенциал +UОП , через другой — нулевой потенциал (⊥). Определим напряжения на выходе ЦАП, соответствующие единицам разрядов числа, помещаемого в регистр. Пусть Пу сть в регистр введено число 1000 2. Триггер третьего разряда в состоянии 1 (Q3=1), и в ключе Кл Кл3 3 открыт транзистор VT VT1, 1, который передает потенциал +U матрицы ОП через резистор 2R в узел3 А (см. рис. 10.5). В остальных разрядах регистра триггеры находятся в нулевом состоянии (0) и лог лог.. 1 с инверсных выходов триггеров ( QQ Кл0, 0, Кл Кл1 1 и Кл Кл2, 2, открывая транзи, , Q 2 ) передается в ключи Кл 01 сторы VT VT2, 2, которые передают в узлы0А , А1 и А0 лог лог.. 0 (см. рис. 10.5). Последовательными преобразованиями можно получить схему (рис. 10.6 и), из которой следует следует,, что напряжение в точке U A равно U A = U ВЫХ = U ОП /3. Рассмотрим расчет выходного напряжения в разрядном узле3 А при поступлении двоичного кода 1000 2: ‒ ток в электрической цепи по схеме на рис. 10.6 и — U ОП U I=А = ОП ; R+2R R+ 2R 3R ‒ выходное напряжение, равное падению напряжения на резисторе R, как напряжение U A в разрядном узле 3Апри поступлении двоичного кода 10002 по схеме на рис. 10.6 и — U U U=АА IR ´´ = ОП R= ОП . 3R 3 3

3

3

3

33

485

а

б

в

г

д

ж

з

и

Рисс. 10.6. Пр Ри Принцип инцип фор формиро миро вания оп опор орных ных нап напряж ряже ений в узлах ма матрицы трицы R-2 R п р и п ос остт у п л ен ени и и д в ои оич ч но ногг о к ода 100 1000 0 ( на пози по зиц ц и я х о т а д о з пока пок азан 2 процесс свёртыва ни ния я сх схемы емы резистор но ной й матриц ы, способо м п реобразования последо посл едовательновательно- пара л лельны х – сме смешанн шанн ы х соединений резисторов )

Выполним аналогичный расчет при подаче с регистра на матрицу двоичного кода 01002, предварительно преобразовав резисторную матрицу (рис. 10.7). Рассмотрим расчет выходного напряжения в разрядном узле2 А при поступлении двоичного кода 0100 2: ‒ ток в электрической цепи по схеме на рис. 10.7 е — U ОП U I=А = ОП ; R+2R R+ 2R 3R ‒ выходное напряжение, равное падению напряжения на резисторе R, как напряжение U A в разрядном узле 3Апри поступлении двоичного кода 10002 по схеме на рис. 10.7 е — U U U=АА IR ´´ = ОП R= ОП . 3R 3 2

3

22

486

в а

б

г

д

е

Рисс. 10.7. Принцип фор Ри формиро миро вания оп опор орны ны х напр напря я жений в узлах ма матт рицы R-2R п ри пос постт у п лен лени и и д вои воич ч но ного го код кода а 01 010 0 02

Расчет показывает показывает,, что напряжение в любой узловой точке при лог..1, поступающей с регистра как единичное значение разряда лог в двоичном коде, составляет 1/3 от источника питания матрицы, т.е. 1/3U ОП. Учитывая, что при передаче напряжения с каждой узловой точки на выход матрицы типа RR-2R 2R напряжение уменьшается в 2 раза (расчет рассмотрен на рис. 10.4), запишем напряжение в разрядных узлах при коде 1111 2: U=А

3

U=АА U 23

U ОП 1 = U ОП ; 3 3

1 1 2 3

×××= U ОП

1 1 = U ОП 2− 1; 2 3 487

1 1 −−11 1 −−12 1 = UОП × ; ×= U ОП 22 UОП×× 22 3 2 3 3 1 1 1 −−22 1 −−13 1 = UОП × . ×= U ОП×× 22 U=АА U ×× = U ОП 22 2 3 2 3 3 Итак, подавая с регистра двоичный парафазный код на ключевые схемы, матрица типа RR-2R 2R формиру формирует ет в разрядных узлах напряжение, соответствующее единицам отдельных разрядов двоичного числа в регистре, пропорционально весовым коэффициентам разрядов, которое затем поступает на инвертирующий вход ОУ. При n-разрядном регистре получим напряжения на выходе ЦАП, которое соответству соответствует ет в эквивалентном соотношении числовому значению переобразу переобразуемого емого двоичного кода. Напряжение с выхода матрицы поступает на инвертирующий вход ОУ, создавая на входе ОУ ток, как выходной ток с матрицы, соответствующий весовому соотношению одного из разрядов кода (n) U=АА U 12

1 2

×× U= ОП

01

U

А при лог лог..1, определяемый по формуле: , где UAn и R — знаI=ВЫХ R чения выходного напряжения с выхода матрицы, которые изменяются в зависимости от двоичного кода, подаваемого на матрицу матрицу,, и, соответственнг,, сопротивление. соответственнг Согласно правилу правилу,, что входной ток в ОУ равен нулюRВХ ( →∞ ), выходной ток с матрицы протекает через сопротивление обратной связи RОС. В соответствии с этим суммарный ток на инвертирующем входе ОУ равен нулю (ВЫХ I ‒I ОС=0). Из этого следу следует ет равенство токов I ВЫХ и I ОС. Ток обратной связи создает на ОС RС падение напряжения О . UR RВ =I ЫХ ОС В соответствии с тем, что выходное напряжение с ОУ определяется величиной напряжения обратной связи, т.е. падением напряжения на резисторе обратной связиUU ( RВ = ЫХ (ОУ) ), определяем выходное напряжение: n

ОС

ОС

U ВЫХ ОУ =

UАn R

R ОС .

Полученное выражение позволяет определить выходное напряжение с выхода ОУ для одноразрядного кода кода,, рассматривая его числовые значение в виде лог лог.. 1 или лог лог.. 0, представленные через опорное напряжение (U ОП). 488

При преобразовании матрицей типа RR-2R 2R многоразрядного кода, в ней выполняется суммирование напряжений, полученных в разрядных узлах, числовое значение которых определяется лог лог..1 и лог лог.. 0 в преобразу преобразуемом емом двоичном коде. Исходя из этого, общее напряжение, получаемое при преобразовании многоразрядного кода в матрице типа RR-2R, 2R, определяется как сумма напряжений одного разряда. При этом необходимо учитывать, что напряжения в разрядных узлах различны в зависимости от весового соотношения разряда и составляют определенные соотношения от опорного напряжения. Таким образом, выходное напряжение с ОУ, т.е. напряжение на выходе ЦАП, пропорционально сумме напряжений со своими весовыми соотношениями, обу обусловленными словленными позициями электронных ключей, подключенными к источнику опорного напряжения U ОП, и представлено формулой: 1 R 1 R 1 R 01 U ВЫХ ОУ =+ U ОП ОС 22 U ОП ОС −− ... + U ОП ОС 2 ()()n− 1 k0 = kknn n−− n11+ 3 R 3 R 3 R 1 R ОС −− 12 nn =+ U ОП ++... k1 21100+ k0 2 . 22 −− 12 n− 1 ()kk nn 3 R× 2 В соответствии с формулой, определяющей величину выходного аналогового сигнала, можно рассчитать для примера выходное напряжение для 44-разрядного разрядного кода 0010 2, принимая значения разрядов кода, обозначенные буквой k, равные 3k=0, k 2=0, k 1=1, k 0=0.

R ОС 1 −−12 nn 10 ++ ++ kk U ВЫХ ОУ = U ОП 22 ... 12 1022 nn−− n− 1 ()kk 3 R× 2 R 1 32 = U ОП ОС 3 ()kk3222 ++ +10 = kk1022 3 R× 2 R 1 = U ОП ОС ()kk ++ + = 84 kk1021 3 R× 8 32 R 1 = U ОП ОС ()008 ×+ 8 ×+ 04 ×+× 12 01 = 3 R× 8 R R 1 1 = U ОП ОС × 2 = U ОП ОС . 3 R × 84 3 R×

=

Напряжение на входе ОУ можно определить суммированием напряжений в узлах матрицы типа RR-2R 2R с учетом значений в разрядах 489

двоичного кода. Для этого необходимо числовое значение напряжения в узлах умножать на цифры разрядов двоичного числа. Например, определим напряжение на инвертирующем входе ОУ, как выходное напряжение с матрицы типа RR-2R, 2R, для 44-разрядного разрядного кода 00102, принимая значения разрядов кода, равные3=k0, k 2=0, k1=1, k 0=0. UU ВХ ОУ(R

2R)

=+

kk UU ++

АА 32 32

kk U=

АА 10 10

1 1 1 1 −−12 − 3 =U ОП kk32++ U ОП 22 U ОП kk10 + U= ОП 2 3 3 3 3 1 1 −−12 −− 31 U=ОП () 0 ++ = U=ОП ()kk32++22 02 −− 2312 kk++ 10 22 3 3 1 1 1 1 =U ОП 00++ + 0 = U ОП× . 3 4 3 4

0

Полученное значение напряжения поступает на инвертирующий вход ОУ для усиления. Выходное напряжение с ОУ определяется с учетом соотношения общего сопротивления матрицы и сопротивления обратной связи усилителя по формуле, аналогично как и для определения выходного напряжения с одноразрядным кодом. При этом напряжение для одного разрядного узла AU n заменяется напряжением для многоразрядного числа, полученного с выхода резисторной матрицы типа RR-2R, 2R, UU , как эквивалент ВХ ОУВ= ЫХ R 2R двоичного многоразрядного кода. 1 1 U ОП ´ U Аn U ВХ ОУ 4 R ОС = 1 U ОП R ОС . U ВЫХ ОУ == RОС RОС = 3 R R R 4R 3 Равенство, полученных двумя способами значения выходного напряжения с выхода ОУ

, до-

казывает то, что матрица выполняет суммирование напряжений, сформированных в разрядных точках в соответствии с значениями разрядов в двоичном коде. В соответствии с этим, можно записать формулу напряжения с матрицы типа RR-2R 2R в общем виде для двоичного кода с n-количеством разрядов. 1 −− 12 nn ++... kk +10 U R 2R =+ U ОП ()kk 22 . knn k−−1222 10 3 490

Рассмотренный вариант схемы ЦАП на основе матрицы типа RR-2R 2R является не единственным, т.к. ЦАП можно построить с суммированием не напряжения, а токов, числовые значения которых также будут соответствовать весовым соотношениям разрядов, преобразу преобразуемого емого двоичного кода. Также в схемах в качестве электронных ключей, выполняющих подключение выхода матрицы к входу ОУ, могут применяться быстродействующие транзисторные ключи на МОП-структурах. Различные модификации схем ЦАП на основе матрицы типа RR-2R 2R обладают достоинствами: малая потребляемая мощность, высокое быстродействие не более 5 мкс и хорошая точность преобразования. ЦАП характеризуются статическими и динамическими параметрами. Основными статическими параметрами ЦАП являются: ‒ Число разрядов ЦАП — это максимальное число разрядов, которое может быть подано на вход ЦАП и является наиболее общей характеристикой, определяется как двоичный логарифм максимального числа кодовых комбинаций на входе ЦАП или выходе АЦП. Из этого следу следует ет,, что число n входных двоичных разрядов ЦАП соответству соответствует ет количеству различных кодовых комбинаций на входах, определяемых в зависимости от максимального и минимального значения кода на выходе ЦАП по формуле — − nl= og2 ()NN maxm ma xm in . ‒ Диапазон изменения входного кода — это допустимый допустимый предел изменения входного кода — от N min до Nmaх. При N min =0 этот диаn пазон определяется как Nmaх=2 . ‒ Диапазон изменения выходного сигнала — интервал значений выходной аналоговой величины от начальной min Uin до конечm ной U max точки характеристики. Значение дискретного изменения выходной аналоговой величины при изменении значения входного кода на единицу называют шагом квантования. ‒ Разрешающая способность преобразован преобразования ия — значение шага квантования, представляющее наименьшее изменение выходной аналоговой величины. Абсолютная разрешающая способность также выражается в единицах выходной аналоговой величины, а относительная — в процентах от диапазона изменения выходной аналоговой величины. ‒ Погрешность преобразования характеризу ется статической и инструментальной погрешностями. 491

Статическая погрешность преобразования характеризу характеризуется ется погрешностью (шумом) квантования. Инструментальной погрешностью называется аппаратурная погрешность, определяемая нестабильностью источника опорного напряжения, погрешностью ключей, резистивных матриц и выходных операционных усилителей. Основными факторами, вызывающими возникновение погрешностей элементов, являются: технологический разброс параметров; влияние изменений окружающей среды (в основном температуры); изменение параметров во времени (старение); воздействия внешних и внутренних шумов и помех. ‒ Погрешность нелинейности — максимальное отклонение от идеальной прямой во всем диапазоне преобразования. Относительное значение отклонения измеряется в процентах, а абсолютное — в долях. ‒ Дифференциальная погрешность нелинейности — максимальное отклонение от идеальной прямой при переходе от одного значения к другому другому.. ‒ Монотонность характеристики преобразования — возрастание (уменьшение) или постоянство выходных значений при равномерном возрастании (уменьшении). Динамические параметры В радиоэлектронной аппаратуре, вычислительных системах, системах сбора и обработки данных ЦАП работают при непрерывно изменяющихся значениях кодов на входах. Понятно, что считывание информации с выхода ЦАП должно производиться после окончания всех переходных процессов в нем. Только в таком случае можно получить точность, на которую рассчитан ЦАП и быстродействие системы или аппаратуры определяется временем переходных процессов ЦАП, его быстродействием. По этой причине динамические параметры ЦАП во многом определяют производительность обработки информации. ‒ Время установления — интервал времени от момента заданного изменения кода на входе ЦАП или интервал времени от момента изменения логического уровня на 50% до момента установления выходного сигнала в пределах шага квантования. ‒ Динамическая погрешность — разность значений между соседними выборками, вызванная тем, что следующее переключение 492

произошло в момент момент,, когда еще не закончился процесс установления выходного сигнала. ‒ Шаг (период) дискретности изменения выходного сигнала Т — интервал времени между двумя последовательными преобразованиями. Условное графическое обозначение микросхемы ЦАП приведено на рис. 10.8. В общем случае микросхему ЦАП можно представить в виде блока, имеющего несколько цифровых входов и один аналоговый выход, а также аналоговый вход. В центральном поле записывается обозначение DAC. На цифровые входы ЦАП подается n-разрядный код N, на аналоговый вход — опорное напряжение U ОП (другое распространенное обозначение — REF U ). Выходным сигналом является напряжение U ВЫХ (другое обозначение — U ВЫХ 0) или ток I ВЫХ (другое обозначение —0). I При этом выходной ток или выходное напряжение пропорциональны входному коду и опорному напряжению. Для некоторых микросхем опорное напряжение должно иметь строго заданный уровень, для других допу допускается скается менять его значение в широких пределах, в том числе и изменять его полярность (положительную на отрицательную и наоборот). ЦАП с большим диапазоном изменения опорного напряжения называется умножающим ЦАП, т.к. его можно использовать для умножения входного кода на любое опорное напряжение. Также на условном графическом обозначении показаны входы для подключения элементов обратной связи в операционный усилитель, входОСR, т.к. этот резистор встроен в микросхему ЦАП.

Р ис. 10.8. Ус ловно ловное е г р а фи фич ч еск еское ое о б оз означе начен н ие м и к р о сх схем емы ы ЦА П 493

1. 2. 3. 4. 5.

6. 7. 8. 9.

Вопросы и задания для самоконтроля Перечислите основные понятия о ЦАП как устройстве для вывода информации. Каковы назначение и применение ЦАП? Каково назначение резисторной матрицы в схеме ЦАП? Каковы назначение и принцип работы ОУ в схеме ЦАП? Перечислите особенности построения ЦАП на основе матрицы с двоично-взвешенными резисторами на входе операционного усилителя (ОУ). Перечислите особенности построения ЦАП на основе матрицы резисторов типа RR-2R 2R. Опишите построение и общий принцип работы схемы ЦАП. Какие статические и динамические параметры ЦАП вы знаете? Приведите условное графическое обозначение ЦАП в схемах.

10.3. А налого -ци циф фро ров вые прео преоб браз разо ова ваттели инфо информ рмации ации Аналого-цифровые преобразователи (ADC — Analog to Digital Converter) — это устройства, предназнач предназначенн енные ые дл для я п рео реобра бразо зован вания ия аналоговых сигналов в циф ров ровые ые.. Аналого-цифровое преобразование использу используется ется в различн различных ых измерительных системах, в устройствах генерации и о бработ бработки ки сигналов, в цифровых вычислительных системах для хране хранения ния и обработки цифровых сигналов в соответствии с определенной программой и т.д. В последнее время наибольшее распространение получил подход к классификации АЦП, основанный на том, как во времени развертывается процесс преобразования аналоговой величины в цифровую. В основе преобразования выборочных значений сигнала в цифровые эквиваленты лежат операции д ис искр крет ети и за заци ции, и, квантования и кодирования, которые могут осуществляться с помощью либо последовательной, либо параллельной, либо последовательно-параллельной процедуры приближения цифрового эквивалента к преобразу преобразуемой емой величине. Исходя из этого, целесообразно разделить методы построения АЦП на последовательные, параллельные и последовательно-параллельные. 494

К основным характеристикам АЦП относят число разрядов, время преобразования, максимальную частоту дискр дискрет етиза изации ции,, не нели линейность и др. Все существующие АЦП можно классифицировать по: ‒ признаку измеряемого напряжения; ‒ способу осуществления операций дискретизации, квантов ания и кодирования. АЦП первой группы подразделяются на АЦП мгновенных з нач наче ений напряжения и АЦП средних значений на пряжения (интегри рующие АЦП). АЦП второй группы подразделяются на параллельные, послед последо овательные и последовательно-параллельные АЦП. В АЦП с параллельным преобразованием вхо вход д но ное е на напр пряж яжен ение ие од новременно сравнивают с n опо опорны рными ми напряжениями и определяется, между какими двумя опорны ми напряжениями оно лежит лежит.. АЦП с последователь ным преобразованием входного сигнала называют АЦП со следящей связью. Аналоговая форма преду предусматривает сматривает оперирование всеми значениями сигнала, а цифровая форма — отдельными его значениями, представленными в форме кодовых комбинаций. Преобразование сигналов из аналоговой формы в цифровую выполняется в устройстве, называемом аналого-цифровым преобразователем (АЦП). В преобразователе сигналов из аналоговой формы в цифровую можно выделить следующие процессы: дискретизацию, квантование, кодирование. Рассмотрим сущность этих процессов, основываясь на описании основных процессов преобразования аналоговых сигналов. При этом для определенности в последующем изложении процессов, рассматривая применительно к устройствам АЦП, будем считать, что преобразование в цифровую форму осуществляется над сигналом, представленным в форме меняющегося во времени напряжения. Дискретизация непрерывных сигналов. Процесс дискретизации заключается в том, что из непрерывного во времени сигнала выбираются отдельные его значения, соответствующие моментам времени, следующим через определенный временной интервал Т (на рис. 10.9 моменты t0, t1, ...). Интервал Т называется тактовым интервалом 495

Аналоговый Ана логовый (непрерывный непрерывный)) сигна сигнал л

Р ис. 10. 10.9 9. Г раф рафик ик а на нало логов говог ого о н ап апря ряжен жени и я с п ри ример мером ом ди диск скре ретт из изац аци и и, квантования и оци оцифро фровки вки

времени, а моменты 0t, t1, ... , в которые берутся отсчеты, — тактовыми моментами времени. Дискретные значения сигнала следу следует ет отсчитывать с таким малым тактовым интервалом Т, чтобы по ним можно было бы восстановить сигнал в аналоговой форме с требу требуемой емой точностью. Квантование и кодирование. Сущность этих операций заключается в следующем. Создается сетка так называемых уровней квантования (см. рис. 10.9), сдвинутых друг относительно друга на величину D, называемую шагом квантования квантования,, Каждому уровню квантования можно приписать порядковый номер (0, 1, 2, 3, 4 и т.д.). Далее полученные в резуль результате тате дискретизации значения исходного аналогового напряжения заменяются ближайшими к ним уровнями квантования. Так, на диаграмме рис. 10.9 значение напряжения в момент 0 t заменяется ближайшим к нему уровнем квантования с номером 1, в тактовый момент 1t значение напряжения ближе к уровню 5 и заменяется этим уровнем и т.д. Описанный процесс — и есть операция квантования, смысл которой состоит в округлении значений аналогового напряжения, выбранных в тактовые моменты времени. Как и всякое округление, 496

процесс квантования приводит к погрешности (к ошибкам квантования) в представлении дискретных значений напряжения, создавая так называемый шум квантования, что также рассматривается как искажение сигнала. При проектировании АЦП стремятся снизить шум квантования до такого уровня, при котором он еще обеспечивает требу требуемую емую точность. Следующая операция, выполняемая при аналого-цифровом преобразовании сигналов, — кодирование. Смысл ее состоит в следующем. Округление значения напряжения, осуществляемое при операции квантования, позволяет эти значения представлять числами — номерами соответствующих уровней квантования. Для диаграммы, представленной на рис. 10.9, образу образуется ется последовательность чисел: 1, 5, 7, 4, 3, 5, 3, 2 и т.д. Получаемая таким образом последовательность чисел представляется двоичным кодом, соответственно, 001 2, 1012, 1112, и т.д. Так как в процессе квантования значение напряжения в каждый тактовый момент округляется до ближайшего уровня квантования, ошибка в представлении значений напряжения оказывается в пределах −∆ /22≤≤ eКВ ∆ / . Следовательно, чем больше шаг квантования D, тем больше ошибки квантования КВ ε . Считая, что в указанных пределах любые значенияКВε равновероятны, можно получить выражение среднеквадратичного значения ошибки квантования ϬԐ=D/(3 2 ). Искажения, полученные в резуль результате тате аналого-цифрого преобразования, особенно проявляются при обратном преобразовании цифрового сигнала в аналоговый, например, при телефонной связи, когда шум квантования воспринимается ухом человека действительно в виде шума, сопровождающего речь. Уменьшение шума квантования достигается только уменьшением шага квантования D. Так как D — промежуток между соседними уровнями квантования, то с уменьшением D, очевидно, должно возрасти число уровней квантования в заданном диапазоне значений напряжения. Пу Пусть сть А=U max–U min — ширина диапазона изменений напряжения. Тогда требуемое число уровней квантования NА= / ∆ + 1 . Обычно Аи/ ∆≈ 1 NA ∆ . Отсюда видно, что уменьшение шума квантования путем уменьшения D приводит к увеличению числа уровней квантования N. Это увеличивает число разрядов 497

при представлении номеров уровней квантования двоичными кодами. При организации телефонной связи номера уровней квантования обычно выражаются семи-, восьмиразрядными двоичными ...2 28=128...256. числами, а число уровней квантования N=72... Наряду с рассмотренными выше погрешностями квантования при аналого-цифровом преобразовании возникают аппаратурные погрешности, связанные с неточностью работы отдельных узлов АЦП. Эти погрешности будут выявляться при рассмотрении различных схемных построений АЦП. Рассмотрим основные принципы построения АЦП, которые нашли широкое распространение в устройствах автоматического управления и диагностики на железнодорожном транспорте в связи с внедрением микропроцессорных систем. По своей структуре схемы АЦП делятся на два типа: схемы, содержащие, т.е. в основу которых входят входят,, цифро-аналоговый преобразователь (ЦАП), и схемы, не содержащие ЦАП. АЦП с промежуточным преобразованием напряжения во временной интервал Схема преобразователя данного типа приведена на рис. 10.10 а, временные диаграммы, иллюстрирующие процессы в преобразователе, — на рис. 10.10 б. В схеме этого типа ЦАП не использу используется. ется. Рассмотрим работу преобразователя, с пояснением на временной диаграмме, где показаны сигналы в соответствующих точках схемы (отмечены цифрами в кружке) в определенные моменты времени. Очередным тактовым импульсом счетчик (СТ СТ2) 2) сбрасывается в нулевое состояние и одновременно запу запускается скается генератор линейно изменяющегося напряжения (ГЛИН). Выходное напряжение ГЛИН поступает на входы компараторов К1 и К2, выполненных на основе ОУ, на другие входы которых подаются соответственно нулевой потенциал (К1) и подлежащее преобразованию в числовую форму напряжение UBX (К2) на входе схемы (Вх), как аналоговый сигнал. В момент времени, когда линейно изменяющееся напряжение, нарастая от небольших отрицательных значений, проходит нулевое значение, выдает импульс первый компаратор (К1 — ). Этим импульсом триггер по входу S устанавливается в единичное состояние (1). В момент момент,, когда линейно изменяющееся напряжение достигает 498

значения UBX , выдается импульс вторым компаратором (К2). Этим импульсом триггер возвращается в нулевое состояние (0). Время Т (рис. 10.10 б ), в течение которого триггер находится в единичном состоянии (1), пропорционально входному напряжению (Т~U BX ). Таким образом, входное напряжение преобразу преобразуется ется

а

б Р ис ис.. 10. 0.10. 10. Схем хема а АЦП с промеж омежуу точ очн ным преобр бра азов ова ан ием на нап п ря ряжен жени ия во време емен нной ин тер ерв ва л (а) и вре ремен менн на я д иа иагг ра рам м ма напря ряже жен ний на элем лемен енттах схем хемы ы (б ) 499

во временной интервал, длительность которого пропорциональна значению входного напряжения. В течение времени Т с прямого выхода триггера S (рис. 10.10 а) подается высокое напряжение на вход логического элемента И, и импульсы генератора импульсной последовательности (ГИП) проходят через элемент И на вход счетчика (СТ СТ2). 2). Очевидно, подсчитывающееся в счетчике число пропорционально Т, а следовательно, и UBX . Для получения нового отсчета напряжения следу следует ет вновь рассматривать импульс запу запуска, ска, т.е. очередной сигнал с ГЛИН. Таким образом, импульсы запуска должны следовать с частотой дискретизации входного напряжения. Рассмотрим принцип определения параметров элементов преобразователя. По заданной относительной погрешности η преобразователя определяется максимальное число max N , до которого счетчик должен производить счет:N max = 1/ h . Число разрядов счетчика находится как n минимальное n, удовлетворяющее неравенству N max £ 2 . Процесс преобразования значения напряжения U BX в число заBX нимает время Т, пропорциональное U BX . Максимальное значение Tmax называется временем преобразования: Т ПР =T max=ԐNmax=N max/F, где τ и F — соответственно период и частота генератора импульсов.

Отсюда F= Nmax/T ПР. При проектировании преобразователя время ПР T бывает задано. Этот параметр определяет так называемую динамическую погрешность преобразователя, связанную с тем, что за время преобразования входное напряжение UBX может измениться. Изменение UBX за время TПР должно быть меньше напряжения, соответствующего единице младшего разряда счетчика. Крутизна напряжения ГЛИН β=U max/ T max = U max/ T ПР. Аппаратурные погрешности преобразователя связаны с неточностью работы отдельных его элементов: нелинейностью напряжения ГЛИН; отклонениями момента времени, в который компаратором выдается импульс, от момента точного равенства входных напряжений компаратора; конечным временем срабатывания триггера и элемента И; нестабильностью частоты следования импульсов генератора. 500

АЦП с двойным интегрированием Схема АЦП приведена на рис. 10.11 а. В ней, как и в схеме рассмотренного выше типа АЦП, не использу используется ется ЦАП, который для своего построения требу требует ет применения резисторной матрицы с высокоточными значениями сопротивлений. Рассмотрим работу преобразователя. В момент t 10.11 б) 0 (рис. подачей импульса UП в цепь «Пуск» осуществляется запу запуск ск схемы: сбрасывается в нулевое состояние счетчик (СТ СТ2), 2), первый ключ (Кл Кл1) 1) устанавливается в замкнутое состояние, второй ключ (Кл Кл2) 2) — в разомкнутое. Предварительно разряженный конденсатор С начинает заряжаться током от источника входного напряжения UВХ , а т.к. входное сопротивление ОУ бесконечно больше, то практически все входное напряжение (U ВХ ) падает (выделяется) на резисторе R1 и ток в цепи резистора, как ток заряда конденсатора, равенЗА IР=U BX /R1. Этим током заряжается ЗАР конденсатор С. Если за время длительности импульсаП (T UП =t 1‒t0) значение напряжения UBX считать неизменным, то конденсатор будет заряжаться постоянным током и напряжение на нем будет изменяться по линейному закону закону,, достигая к моменту 2tзначения: TПВ U Х TП ´ . = С R1 С В момент окончания импульса на входе «Пу «Пуск» ск» (в момент 1) t счетчик начинает счет импульсов, поступающих на счетный вход U= CC maxm I

ax

б

а Р ис. 10. 10.1 11. С хема А Ц П с д вой войн н ы м и н тег тегри риров рова а н ием (а) и вр времен еменн ная д иа иагг р ам амм м а н а пр пря я жен жени и й на эле элемен мента тахх схем схемы ы (б ) 501

из ГИП через логический элемент И. В этот же момент ключ Кл Кл1 1 устанавливается в разомкнутое состояние, ключ Кл Кл2 2 — в замкнутое. В цепи конденсатора возникает ток обратного направления I РАЗ=U ОП /R2. Конденсатор разряжается постоянным током РАЗ I , и напряжение на нем снижается по линейному закону закону.. В момент2 t напряжение на конденсаторе U С и напряжение на выходе операционного усилителя UОУ =–U С проходят нулевое значение, на выходе компаратора (К) устанавливается уровень лог лог.. 0, прекращается прохождение импульсов ГИП через элемент И на вход счетчика (СТ СТ2). 2). Образующееся к этому моменту в счетчике СТ СТ2 2 число N — есть значение UВХ, представленное в цифровой форме. Определим значение N. CU max CU max Время разряда конденсатора — T= = R 2. I max U ОП Подставляя выражение UСmax, получаем —T= U ВХ ´ Т П R.2 R1 U ОП Если период следования импульсов ГИ равен τ, то количество импульсов N, поступающих в счетчик за время Т, определится выражением: N=

T 1 Т П R2 = U ВХ k . =U ВХ U ОП R1 tt

Как видно из формулы, значение N, как число в СТ СТ2, 2, пропорционально входному напряжению UВХ . Величина k = 1 Т П R2 опредеU ОП t R 1 ляет масштаб, в котором представляется значениеВХU . Аналого-цифровой преобразователь последовательного счета Структурная схема преобразователя данного типа приведена на рис. 10.12 а. Тактовым импульсом (ТИ) счетчик (СТ СТ2) 2) сбрасывается в нулевое состояние. Нулевое напряжениеЦАП U=0 формируется на выходе ЦАП, преобразующего числа в счетчике в пропорциональное напряжение. Устанавливается неравенство , UU BX > BX ЦАП при котором компаратор (К) подает на вход логического элемента И уровень лог лог..1, разрешающий проход импульсов с ГИП на вход счетчика. Каждый поступивший на вход счетчика импульс вызывает 502

а

б

Рис.. 10 Рис 10..12. Схема А ЦП послед овательн ого счета (а) и в ре ремен менн н а я д и а г ра рам мма нап на п р я жен жени и й с в ы хо хода да Ц А П (б )

увеличение на единицу хранившегося в счетчике числа, и на одну элементарную ступеньку возрастает напряжение на выходе ЦАП. Таким образом, напряжение UЦАП растет по ступенчатому закону закону,, как показано на рис. 10.12 б. В момент времени, когдаЦАП U достигает значения, превышающего UBX, компаратор выдает уровень лог лог.. 0, и в дальнейшем прекращается доступ импульсов генератора в счетчик. Полученное к этому моменту времени в счетчике число, эквивалентное количеству импульсов, подсчитанные с ГИП, пропорционально входному аналоговому напряжению ВХ UХ. В Таким образом, в компараторе выполняется сравнение аналогового сигнала с ЦАП и входного аналогового сигнала, и если входной сигнал больше чем сигнал с ЦАП, счетчик продолжает считать импульсы с ГИП. В этом и есть принцип последовательного счета, и при превышении сигнала с ЦАП над входным счет прекращается. Из-за того, что в АЦП рассматриваемого типа не используется генератор линейно изменяющегося напряжения, его аппаратурные погрешности меньше, чем могут быть в АЦП с промежуточным преобразованием напряжения во временной интервал, и зависит только от частоты следования импульсов с ГИП. Аналого-цифровой преобразователь с после последов довате ательн льным ым преоб преобразоразованием вани ем следящего типа. Рассмотренные выше типы АЦП работают в циклическом режиме. В них каждый очередной тактовый импульс устанавливает преобразователь в исходное состояние, после чего начинается процесс преобразования. Быстродействие таких преобра503

Р ис. 10. 10.13 13.. Схем хема а А ЦП с по посслед ледов оват ате ель ны м преоб обра разов зова ан ием сле сл едяще го типа

зователей ограничивается главным образом быстродействием счетчика (а именно быстродействием триггеров его младших разрядов, в которых переключение происходит с высокой частотой). На практике часто использу используется ется нециклический преобразователь, структурная схема которого представлена на рис. 10.13. Эта схема отличается от схемы на рис. 10.12 тем, что в ней использу используется ется реверсивный счетчик (СТ СТ2), 2), управляемый сигналами с выхода компаратора (К). При UU счетчик устанавливается в режим пряBX > BX ЦАП мого счета — суммирования, поступающие на вход импульсы генератора последовательно увеличивают в нем число, растет , пока ЦАПU не достигнет значения UВХ . При UU счетчик переводится в режим обратного счета — BX < BX ЦАП вычитания, при котором убывает число в счетчике и, следовательно, убывает напряжение UЦАП , пока не будет достигнуто значение U BX . Таким образом, все происходящие во времени изменения напряжения U BX отслеживаются напряжением U ЦАП на выходе ЦАП. В необходимые моменты времени с выхода счетчика могут сниматься числа, пропорциональные значениям U BX . BX Аналого-цифровой преобразователь последовательного приближения Структурно-функциональная схема преобразователя приведена на рис. 10.14. В схеме предусмотрен построенный на RS-триггерах 504

Р ис ис.. 10. 10.1 14. С хема А Ц П пос последова ледовате тельног льного о п риб рибли лиж ж ени ения я

1 ... n параллельный регистр числа. В этом регистре формиру формируется ется число, пропорциональное напряжению UBX . Вначале записывается единица только в триггер n старшего разряда этого регистра. Получающееся в регистре число с помощью ЦАП преобразуется в напряжение U ЦАП , которое сравнивается с напряжением UВХ. Если выполняется неравенство U BX ≥ U ЦАП , то чисBX ло, в которое преобразу преобразуется ется U BX , действительно содержит единицу BX в старшем разряде. При невыполнении неравенства триггер n сбрасывается в нуль. Далее производится запись единицы в триггер n‒1 следующего разряда регистра и вновь выполняется сравнение напряжения U BX с UЦАП , которое соответству соответствует ет имеющему имеющемуся ся к этому моменту времени числу в регистре, выясняется, должна ли быть со505

хранена единица в данном разряде или триггер этого разряда должен быть возвращен в нулевое состояние (0). Аналогичные операции выполняются во всех разрядах, после чего получающееся в регистре число может быть выдано на выход как цифровой двоичный код, соответствующий входному аналоговому напряжению. Рассмотрим выполнение указанных действий в преобразователе, схема которого представлена на рис. 10.14. Тактовый импульс устанавливает триггер n (старшего разряда) в единичное состояние (1), остальные триггеры 1 ... n‒1 — в нулевое состояние (0). Этим же импульсом одновременно производится запись единицы в старший разряд сдвигового регистра RG, и на n-м выходе регистра появляется уровень лог лог..1. Компаратор сравнивает UBX с U ЦАП , соответствующим имеющемуся му ся к этому моменту числу в регистре числа, и при выполнении условия UU выдает уровень лог лог..1. При поступлении импульBX < BX ЦАП са сдвига логический уровень с выхода компаратора через элемент ), и если этот уровень был И (D0) передается на вход элемента И (nD уровнем лог лог.. 1, то триггер n возвращается в нулевое состояние (0). В момент окончания импульса сдвига завершается процесс сдвига на один разряд вправо содержимого регистра, появляется уровень лог.. 1 на (n‒1)лог 1)-м м выходе этого регистра, триггер n устанавливается в единичное состояние (1). Далее с приходом очередного импульса сдвига определяется требуемое состояние триггера n‒1 и в момент окончания импульса триггер n‒2 устанавливается в единичное состояние (1). Эти действия повторяются до тех пор, пока не будет определено состояние всех триггеров. Данная схема обладает высоким быстродействием и большой точностью и применяется для построения многоразрядных преобразователей, т.к. время преобразвания не зависит от разрядности преобразуемого преобразу емого двоичного кода и всегда одинаково. В соответствии с этим, такие схемы находят широкое применение в автоматизированных системах. Аналого-цифровой преобразователь с пара аралле ллельны льным м преобразованием, или паралле параллельные льные АЦП Значительно большей скоростью действия обладают параллельные АЦП, которые осуществляют одновременное квантование сиг506

нала набором компараторов, включенных параллельно источнику входного аналогового сигнала. Пороговые уровни компараторов (рис. 10.15) устанавливаются резисторным делителем напряжения, подключенного к источнику опорного напряжения (U ОП ), в соответствии со шкалой квантования. Количество резисторов определяется какN 2 , где N — количество разрядов двоичного кода, который требу требуется ется получить в резуль результате тате преобразования аналогового сигнала, на выходе АЦП. Количество компараторов, выполненных на основе ОУ, на один меньше, чем резисторов, и определяется как N2‒1. В соответствии с этим, представленная на рис. 10.15 схема АЦП, в которой семь компараторов (К1 ÷– К 7) и восемь резисторов (R1 ÷– R8), рассчитана на представление аналогового сигнала в 33-разрядном разрядном двоичном коде (N= N=3). 3).

Р ис. 10. 10.1 15. С хем хема а п ара арал л ле лель льног ного о А Ц П с ш ифр ифрат атор ором ом вы выходно ходного го д вои воич ч ного кода 507

Количество компараторов определяет шаг квантования и, соответственно, число уровней квантования. Каждый компаратор срабатывает при определенном напряжении, выдаваемом с резисторного делителя. В параллельных АЦП входное аналоговое напряжение одновременно сравнивают с n опорными напряжениями и определяется, между какими двумя опорны ми напряжениями оно лежит лежит.. Опорные напряжениия на каждый компаратор, формиру формируемые емые на резисторном делителе напряжения, отличаются между собой на величину величину,, которая и определяет уровень квантования аналогового сигнала. Принцип формирования опорных напряжений основан на том, что каждое опорное напряжение снимается с определенного количества последовательно включенных резисторов, сопротивления которых определяет шаг квантования. Так, например, в схеме на рис. 10.15 все резисторы (R2÷R7) 7),, включенные между инвертирующими входами ОУ, как компараторов, имеют одинаковое сопротивление R, принимаемое за условную единицу (не надо сравнивать с понятием значения единицы как Ом). Значения крайних резисторов в делителе (R1 и R8) выбраны как половина от резисторов, значения которых приняты за условную единицу единицу.. Крайние резисторы определяют начальный уровень квантования, а остальные резсторы — шаг квантования, в соответствии с этим, шаг квантования в 2 раза больше, чем начальный уровень квантования. В соответствии с тем, что сами резисторы без напряжения не могут сформировать опорный сигнал, принцип формирования опорных сигналов на инвертирующие входы каждого ОУ конечно необходимо рассматривать как деление напряжения, поданного на данный делитель. Примем условно, что напряжение на делитель, как общее напряжение, представлено опорным напряжение равным 7U ОП , учитывая, что общее сопротивление резисторного делителя равно 7R, опреде7U ОП U ОП ляет ток в цепи делителя — = . I= 7R R Определяем опорное напряжение на инвертирующем входе компаратора К1 (UОП ОП1 1 ), которое снимается как падение напряжения с крайнего резистора, значение которого составляет 0,5R: R U ОП R U ОП = = . U= ОП 1 I ´´ 2 R 2 2 508

Таким образом, начальный уровень квантования равен 0,5U ОП , и это указывает указывает,, что квантование начнется с уровня входного напряжения, равного 0,5 от опорного напряжения. Аналогично можно определить следующую ступень квантования, выполняемую компаратором К2, определив опорное напряжение (UОП на его инвертирующем входе — ОП2 2) 3R U ОП 3R 3UОП = = =, U ОП , которое снимается как паU= 15 ОП 2 I ´´ 2 R 2 2 дение напряжения с двух последовательно включенных резисторов 0,5R и R с суммарным сопротивлением 0,5R+ 0,5R+R= R=1,5 1,5 R. Соотношения опорных напряжений, подаваемых на инвертирующие входные элементы компараторов, представлены в табл. 10.1. Каждый компаратор срабатывает при определенном напря жении и выдает на кодирующее устройство, представленное, на пример, схемой шифратора (CD), управляющие сигналы в виде лог..1 или лог лог лог..0, которые в шифраторе переводятся в двоичный код. В табл. 10.1 показаны двоичные коды, полученные при различных значения сигналов с выходов компараторов, в соответствующем интервале входного напряжения от значения опорного напряжения. Например, если входной сигнал находится в интервале от 2,5U ОП до 3,5 UОП , то все компараторы К1÷К4 выдают высокий уровень, как Таблица 10.1 Соотношения опорных напряжений Входное напряжение U ВХ от UОП

Состояние компаратора К—7654321

U ВХ